Simple verilog pitanje

[navie]

simulator jednostavno ne sastaviti pitanje ili grešku

 

[zea505]

To je neovisna u simulatorima.Vrijeme model bi trebao biti definiran u verilog.Ovo pitanje je samo o konceptu konkurentnosti i sekvencijalne strukture.

Sve izjave unutar uvijek ili početni blok su obrađeni u nizu, a vi samo možete vidjeti konačan rezultat.To znači da je = 0.

 

[Cheney]

0, jer verilog definicija

 

[mmz25]

Simulirani s ncverilog ...
Šifra:Uvijek @ (posedge CLK)

započeti

<= 0;

<= 1;

krajVrijeme 0 a = x CLK = 0

Vrijeme 5 = 1 CLK = 1Uvijek @ (posedge CLK)

započeti

<= 1;

<= 0;

krajVrijeme 0 a = x CLK = 0

Vrijeme 5 = 0 CLK = 1Uvijek @ (posedge CLK)

započeti

<= 0;

krajUvijek @ (posedge CLK)

započeti

<= 1;

krajVrijeme 0 a = x CLK = 0

Vrijeme 5 = 1 CLK = 1Uvijek @ (posedge CLK)

započeti

<= 1;

krajUvijek @ (posedge CLK)

započeti

<= 0;

krajVrijeme 0 a = x CLK = 0

Vrijeme 5 = 0 CLK = 1

 

[learnbydo]

Mislim da je u utrci stanju
Rezultat je neizvjestan
Phehaps ovisno o simulatoru ili kontekst simulacije

 

[NuttyAvatar]

@ verilog_always je pravo o drugom slučaju.To će izazvati više problema vozač.I naravno svoje unsynthesizeable.