Simple verilog pitanje

[ankit12345]

Uvijek @ (posedg CLK)

započeti

<= 1;
<= 0;
krajkoliko vrijednost ?????

 

[sheik_vb]

Ovo će se izvješće Simulacije Greška !!!!!!!!!!!!.

 

[aji_vlsi]

sheik_vb wrote:

Ovo će se izvješće Simulacije Greška !!!!!!!!!!!!.

 

[shiv_emf]

= x
kako dobiti obje izjave pripremljene u posljednje vrijeme simulacije ..
Uvijek @ (posedge CLK)
<= 1;

Uvijek @ (posedge CLK)
<= 0;

to će također rezultirati = x

 

[hyy95120]

trebali sastaviti ovaj kod logička vrata i vidjeti što će rezultat izgledati.

Simulator nije konačna vrata.

 

[ankit12345]

Dragi Ajeetha,

ur pravo ......... svoj intervju pitanje ........

Tko pokušao ovaj ????????

 

[vinod_g]

Mislim da to ovisi o simulatoru, ovisno o tome izjava pogubljen posljednji će imati da se vrijednost ................................

 

[nand_gates]

Šifra:

Uvijek @ (posedge CLK)

<= 1;Uvijek @ (posedge CLK)

<= 0;

 

[ankit12345]

Wellllllllllllllllllllllllllll ......................

moj sistem našto ja je dobio objesi early ovaj kod ...... u Windows i Linux previše .............

bilo koji neki pokušao ???????

 

[nand_gates]

POST ur kod ovdje, tako da možemo to isprobati na našem kraju!

 

[subramanyam]

Šifra:
Uvijek @ (posedge CLK)
započeti
<= 1;
<= 0;
kraj

U ovom slučaju = 0 je i odgovor je očigledna kao što je pogubljen posljednji iskaz.

Šifra:
Uvijek @ (posedge CLK)
<= 1;

Uvijek @ (posedge CLK)
<= 0;

kada je simuliran na modelsim odgovor je '0 '.može se pokrenuti na bilo tko drugi simulatori i plz pošta odgovor za ovaj drugi kod.

Kako će se izvoditi Simulator drugom slučaju?i kako je odgovor na različite deifferent simulatora?

 

[vlsi_whiz]

Odgovor na ovo pitanje ovisi o simulator ...Za prvi broj u kojem se obavljaju dva zadatke u istoj uvijek blok proces je kako slijedi:

1.Kada se sastavlja kod i simulirani, simulator dodjeljuje 1 privremeno registrirati za signal 'a'.
2.Tijekom prvog krpelja / vrijeme događaja, signal '' dobiva vrijednost '1 '.
3.U sljedećem krpelja, dodjeljuje isti signal '0 '.
4.Budući da nema više zadataka nakon toga, konačna vrijednost je posljednja dodijeljena vrijednost, odnosno, '0 '.

 

[zhangpengyu]

= 0
vidi IEEE standard

 

[deh_fuhrer]

simulator ovisi .. može dobiti vrijednost 0 ili svibanj biti 1 ..

 

[nmurthy]

Ovdje će se vrijednost od 0Kao što svi znamo u utrci između dva ili više NBA, NBA zadnja pobjeda

za navedeni slučaj
<= 1;

<= 0;nadam se da je pomogao

 

[cnspy]

Kako možete napisati ovu vrstu koda?

 

[vinod488]

bok,

I Think <= 0 izlazi.
Ponekad, to ovisi o simulator koji koriste ur.

Pozdravi,
Vinod

 

[verilog_always]

Šifra:
Uvijek @ (posedge CLK)
<= 1;

Uvijek @ (posedge CLK)
<= 0;

Ne može se dobiti više vozača problem ovdje?

 

[omara007]

Ne ..to ne ovisi o simulator ..se ponekad osjećate da to ovisi na simulatoru jer ponekad svaki simulator ima neke zadane, ali još uvijek u može ih promijeniti ..

Izvorni kôd definitivno će rezultirati: = 0, bez obzira na simulator ...jednostavno zato što su izjave unutar procesa sekvencijalni ..dok izvan procesa, oni su istodoban ..drugim riječima, signal dobiva vrijednost posljednji zadatak, koji je '0 'u ovom slučaju ..

S druge strane, ne možete dodijeliti vrijednosti na isti signal na 2 različita procesa ..ovo je prohibted RTL-u ..osim ako puštanje kontrolu signala od jednog do drugog postupka ..što je isto tako ne savjetuje, ali neki su dizajneri to ..

 

[satya_422]

rezultat će biti = x, jer blokiranje izjave izvršiti istovremeno, tako i statemts izvršiti simultanoeusly ako im nije jasno ugoditi pomoć menenand_gates wrote:Šifra:

Uvijek @ (posedge CLK)

<= 1;Uvijek @ (posedge CLK)

<= 0;