Kako resetirati D flip-flops u registar

[Nike]

Imam registar od 5 D flip-flops i 4 puna Adders na vrhu. Što to znači je to registar mora početi od nule i poslati je vrijednost pohranjena u flip flops do guja i jednom vrijednost se dodaje drugu vrijednost iz drugog kruga rezultat se vraća u registar kao i da poslana koji će biti prikazani. (Radi kao brojač koji broji od nule do 31 uz dodatnu incerements od 4,2,1, a ne računati, ako nema mogućnost odabrana). Im 'koristeći Xilinx mikro kontroler i moram crtati krug koristeći logiku vrata i japanke samo (ja se ne mogu koristiti unaprijed dizajnirane alate ili kod) Prije svega je da je dizajn ispravan za tu svrhu? Drugo sve kako mogu resetirati japanke na početku, kada sam početak brojanja (tako da registar će imati vrijednost 0 0 0 0 0 na početku broj)?

 

[bpu]

ako je potrebno jasno registar u vrijeme, kada se opcionalno prirast nije odabran, koristite sinkrone jasno

 proces započeti ako (rising_edge (CLK)) tada if (prirast = 0) tada registar

 

[Nike]

Ne ja ne trebate očistiti registar kada nema mogućnost odabrana. Moram jasno čim je napajanje spojen na ploču, tako da će početi računajući od nule (tj. tamo neće biti unaprijed pohranjene vrijednosti u bilo kojoj od japanke), a ja ne mogu koristiti ništa drugo nego logika vrata i japanke da to učinite. [Size = 2] [color = # 999999] Added nakon 5 sati 42 minuta: [/color] [/size] bilo tko drugi ima bilo kakvu ideju?

 

[nand_gates]

Mislim da je to ono što tražite ........... Koristite vratiti na inicijalizaciju brojača na nulu na snagu gore!

 modul računati (CLK, rst_n, sel, din, dout), ulaz CLK, rst_n; ulaz [03:00] sel; ulaz [03:00] din; izlaz [04:00] dout, reg [4: 0] dout_nx; (! rst_n) uvijek @ (posedge CLK ili negedge rst_n) ako dout

 

[echo47]

Xilinx mikro-kontrolera? Možda ste mislili FPGA ili CPLD. Ne mogu koristiti unaprijed dizajnirane alate ili kod? Što koristite za dizajn upis? Shematski snimanje koristite samo vrata i japanke? Ako koristite * samo * vrata i tradicionalni japanke, onda ste ni na koji način za započeti promašaja na snagu gore. Trebate dodatne reset ulaz, ili trebate iskoristiti FPGA / CPLD značajka koja inicijalizira promašaja tijekom pokretanja. Zvuči kao trebate da dizajn vaše uzastopnih logike pomoću flops i vrata pomoću bilo papira i olovke metode koje ste naučili, a zatim ući u taj dizajn u Xilinx alat pomoću shematski hvatanje ili HDL, ovisno o tome je potrebno od strane projekta.