Kako napisati jednu kod puls (verilog)?

[dd2001]

Bok,

Ne znam kako to napisati verilog koda za generiranje jednog impulsa?

Bilo tko može pomoć?

 

[Al Farouk]

Ovaj kod sam napisao u djelovati kao digitalna mono stabilna, ali ona ga VHDL kodiranje, nadam se da svibanj pomoć
Žao nam je, ali morate prijaviti kako biste vidjeli ovaj privitak

 

[jelydonut]

Nisam siguran što tvoj molba ..ali ima to ..

stvar je visoka ide tranziciji koja stvara oneshot pulsy u isto vrijeme ..reg thing_dly;

žica pulsy;
dodijeliti pulsy stvar = & ~ thing_dly;

Uvijek @ (posedge CLK ili posedge RST)
if (RST)
thing_dly <= 1'b0;
drugi
thing_dly <= stvar;Ako se vaš tražite brz puls (recimo to jasan reg. / kombinatorni) kodiranje onda tvoj problem nepravilno ..nikada se ne koristi vrata kašnjenja ..uvijek postoji načina oko njega ..samo teško za shvatiti ..

jelydonut

 

[bigrice]

Mislim da je to ono što želite ....
/ / Code Verilog
modul test001 (CLK, puls, clkout);

CLK ulaz;
ulazni impuls;
izlaz clkout;

reg. HNK, temp;
početna begin CNT = 0;
temp = 0;
kraj

Uvijek @ (posedge CLK)
if (puls & &! HNK) počinju
HNK <= ~ HNK;
temp <= 1;
kraj
else if (! puls) počinju
HNK <= 0;
kraj
drugi
temp <= 0;dodijeliti clkout = temp | CLK;

endmodule

 

[tom123]

Mislim da generira signal impuls mora zahtijevati okidač signala.

najbolji reagrds
dd2001 wrote:

Bok,Ne znam kako to napisati verilog koda za generiranje jednog impulsa?Bilo tko može pomoć?

 

[dearjohn]

Mislim da to ni na koji način stvoriti impuls u degital ckt,
(koristiti brže sat nije puls)
Mislim da vam je potrebna hard-makro
(Delay stanica, začin koriste za izračunavanje kašnjenje kako biste zadovoljili svoje pulse width)
zatim u verilog:
žica puls, ritmično, pulse_want;
dly (. strana (ritmično),. u (puls));
dodijeliti pulse_want = ~ ritmično pulsiranje &;

 

[gaonkc]

Ust dva filp-flop da ga provede.

 

[dBUGGER]

Vaš problem nije baš jasno.Ako imate sat signal i omogućiti signal koji kad stigne morate davati točno jedan puls, onda možete koristiti dva flips flops ostvarila isti sat.
O / p prve flip flop ide kao ulaz za drugi i izlaz drugog ide kao što sam / p jasan na početku, o / p s o / p prve flip flop, ovo će biti jedan ciklus puls.
Vaša omogućiti može biti bilo ciklus širine.Gnijezdo puls će biti generiran omogućiti samo kada dolazi po drugi put.Reci mi, ako je to jasno?

 

[power-twq]

iz sljedećih priloženoj datoteci, možete naći mnogo prakse uključuju dizajn

signle puls roditi.srdačan pozdrav
dd2001 wrote:

Bok,Ne znam kako to napisati verilog koda za generiranje jednog impulsa?Bilo tko može pomoć?

 

[vanjan]

Hvala!!Internet utvrde prekid.jelydonut wrote:

Nisam siguran što tvoj molba ..
ali ima to ..stvar je visoka ide tranziciji koja stvara oneshot pulsy u isto vrijeme ..reg thing_dly;žica pulsy;

dodijeliti pulsy stvar = & ~ thing_dly;Uvijek @ (posedge CLK ili posedge RST)

if (RST)

thing_dly <= 1'b0;

drugi

thing_dly <= stvar;Ako se vaš tražite brz puls (recimo to jasan reg. / kombinatorni) kodiranje onda tvoj problem nepravilno ..
nikada se ne koristi vrata kašnjenja ..
uvijek postoji načina oko njega ..
samo teško za shvatiti ..jelydonut