HDL Entry

[AaronDu]

Koristim VHDL, jer je popularan ouside moje zemlje, ali Verilog je popularan u svojoj zemlji, pa ga koristiti neko vrijeme

 

[Zerox100]

Koristim Vhdl i Verilog oboje.Bilo je bolje nego simboličan.

 

[CatKing]

Ne Ne Ne
Sch zapis nikada neće umrijeti enev sve vi koristite HDL, jer je većina Analogni sklopovi dizajn mora koristiti Sch ulaz,
a ne HDL.
Analogni HDL (Verilog-A ili VHDL-AMS) svibanj biti ne rade tijekom analogna fazna dizajn, ali modeliranje i simualtion samo što morate napraviti dok Sch crtanje tranzistor razini (Spice) simulacija gotova.

 

[Ted]

Moram se slažu da je potrebno (i, dakle, najbolje alati) su prilično različiti za analogni i digitalni dizajne.Ja uglavnom dizajn digitalnih strujni krugovi, posebno one koji će se staviti na čip, a VHDL je dobar alat.

S druge strane, sam dizajn i neke analogni strujni krugovi (na brodu nivou!), A tu ne bih mogao zamisliti da koriste SMS baziran alat.Schematics je puno prirodnije.Nisam pokušao Verilog-A niti VHDL-AMS, ali sam malo sumnjičav u vezi sa njihovim uopćenost

<img src="images/smiles/icon_wink.gif" alt="Wink" border="0" />Ja sam prilično siguran da je u chip level mixed dizajn neke blokove bi moglo biti najbolje za upis po schematics ulaz (analogni su oni), a većina je u digitalnom HDL.

Ted

 

[joe2moon]

Dragi svi:

HDL-ulazak i shematski-enrty ne proturječiti jedni druge!

Bez obzira ili ASIC FPGA,
možete koristiti HDL provoditi pod-modulima.,
i koristiti shematski integrirati ih na viši nivo.

 

[ddt694]

Slažem se s joe2moom!
HDL-zapis nikada neće zamijeniti Sch-ulaz.

 

[ddt694]

Koristim HDL-entry provoditi pod-modula i neke komplicirane kontrole modula.

JA dont koristiti Sch-ulaz za provedbu vrh
razini dizajna ili neki sub-molules.

 

[ddt694]

I nikada se ne koristi HDL-ulaz za provedbu
vrhunskog dizajna

 

[geconom]

Kao prijavljen u kasnijim postove, ja koristiti HDLs (uglavnom VHDL)
for submodules i bilo schematics ili HDLs za interkonekcije i vrhunskog dizajna.Ponekad su potrebni za schematics dokumentaciju ili predstaviti svoje ideje na druge članove grupe.No, I like alate poput Mentor HDL-Designer, koji omogućuju vam da imate potpuni pogled na sustav kao HDL i ne skrivanje bilo kojeg dijela.Inače, ja ne mogu shvatiti što se zbiva tijekom simulacije.

 

[skyglider]

Oba VHDL i shematski

VHDL blokovi za opis i schematics na vrhu razini