Zašto nema negativne napone u CMOS sklopovi?

[jgrant3]

Zdravo.

Može li netko molim objasniti mi zašto negativni naponi nisu obično koristi sa CMOS IC čips?Zašto je tehnologija uvijek opisan kao 0-3,3 V ili 0-5 V na primjer?

Pitam jer moj kolega je pronašao topologiju koja je za 0,35 um proces koji radi za -1,5 V do 1,5 V no za 0 -3,3 V iste topologije ne radi.Sigurno ima negativne napone na raspolaganju čini život jednostavnijim?

Hvala

 

[elbadry]

Mislim da je to uglavnom stvar kompatibilnost s digitalnim procesima.Za digitalni dizajn, nema potrebe za ve-potencijal.Osim toga, to je skuplje imati dvojno pomagala nego imati jednu ponude plus prizemlje.

 

[jgrant3]

elbadry wrote:

Mislim da je to uglavnom stvar kompatibilnost s digitalnim procesima.
Za digitalni dizajn, nema potrebe za ve-potencijal.
Osim toga, to je skuplje imati dvojno pomagala nego imati jednu ponude plus prizemlje.

 

[PoojanWagh]

Za mene, nakon pozitivne ili negativne napone je stvar konvencije.

Općenito, u CMOS dizajn, tu je kopno, tlo, a možda i common-mode referenca pod uvjetom (obično sredinom napajanje).To jednako dobro može biti preveden na opskrbu pozitivan, negativan opskrbu, a 0-V tlo.

Ako mi sklop koji je 0 V i 3,0 V rails, mogu izraditi Internet funkcionirati jednako dobro off od -1,5 V i 1,5 V rails.

U prenosiv aplikacija (u kojima ne postoji zemlja tlo), ne postoji ništa na referentni apsolutnu zemlju, tako da krug ne znam razliku.U ovom slučaju, negativni kraj baterije uzima se da je 0 V, i pozitivno da se VBAT.Mogli bismo jednako dobro ih poziva-VBAT / 2 i VBAT / 2.

Ona je tek jedna konvencija.
--
Poojan
http://www.circuitdesign.info

 

[rfsystem]

Svi aktivni uređaji CMOS-u nije mogao biti operiran ispod podloge od silicija.Tako većina negativnih opskrba je spojen na ovaj podloge i često se naziva VSS.

Za šum razloga odbijanja u analogni sklopovi bi moglo biti i virtualna tlo, generirani od strane čisto sklopove izvan bufferom i na unutarnje i als referended.

 

[electronrancher]

Da, rfsystem je ispravan.Tipičan NWELL proces s p-tipa supstrata zahtijeva podloge biti spojeni na najniži potencijal.Inače ćete uključiti PN dioda od podloge na svoj NWELL.

Tu su i N-supstratu proces (PWELL) koji povezuje podloga za najviše potencijala, no oni su stari i iz stila.

 

[leo_o2]

Slažem se sa electronrancher.
Možete razmotriti normalno NMOS.Tijelo dioda će se naprijed-biased ako je njegov ispust je negativna.

 

[jgrant3]

electronrancher wrote:

Da, rfsystem je ispravan.
Tipičan NWELL proces s p-tipa supstrata zahtijeva podloge biti spojeni na najniži potencijal.
Inače ćete uključiti PN dioda od podloge na svoj NWELL.Tu su i N-supstratu proces (PWELL) koji povezuje podloga za najviše potencijala, no oni su stari i iz stila.

 

[drDOC]

Da, ali se jako jako siguran da je većina veze NMOS (p supstrat ili pwell) su tada spojeni na njihov izvor ili najniži potencijal IG-1.65V.Većina similators povezuju bulks u NMOS na GND.Ako GND nije najniži potencijal trebate h (at) CK svoj simulator.

I CMOS čip bi trebao raditi tako dugo napajanje se primjenjuje od GND do vdd.