Xilinx ograničenje izjavi treba pomoć!

[Matrix_YL]

Pozdrav svimaJA trošiti previše blok množitelj na moj dizajn, tako da želim koristiti neki od njih Lut.

JA obaviti moj ograničenja u skladu sa Xilinx cdg.pdf.
Quote:Navedite kako slijedi:

/ / Sintezu atribut mult_style (module_name | signal_name) [je]

(Auto | blok | Lut | pipe_lut | pipe_block | CSD | KCM);

 

[tkbits]

Uklonite ()?
Tako to izgleda kao

Šifra:

/ / Sintezu atribut mult_style od result_1 je Lut;

 

[Matrix_YL]

Hi tkbits
Ja to prema onome što ste naveli, ali ako ne provode!
Quote:[/
HDL Analiza *
================================================== =======================
Analizirajući vrhu modula <multiplier>.
Modul <multiplier> je ispravan za sintezu.

"Multiplier.v" linije 36: Ne može se pronaći <() result_1> u modulu <multiplier>, vlasništvo <mult_style> sa Vrijednost <lut> se ignorira.
"Multiplier.v" linije 38: Ne može se pronaći <() result_2> u modulu <multiplier>, vlasništvo <mult_style> sa Vrijednost <block> se ignorira.
Postavite svojstvo "resynthesize = true" za jedinicu <multiplier>.

 

[echo47]

tkbits upute točni.Niste ukloniti sve ().
Ovdje je modul radi:

Šifra:

modul množitelj (result_1, result_2, a, b, c, d);

input [3:0], b, c, d;

izlaz [7:0] result_1, result_2;dodijeliti result_1 = a * b; / / sintezu atribut mult_style od result_1 je Lut;

dodijeliti result_2 = c * d; / / sintezu atribut mult_style od result_2 je blok;

endmodule

 

[Matrix_YL]

Quote:Hi tkbits
Ja to prema onome što ste naveli, ali ako ne provode!