Vrijeme zastoja

[Max]

od kôd ispod

Biblioteka IEEE;
Koristite ieee.Std_Logic_1164.All;
Entiteta osvjetljenje
Port (datain: u Std_logic;
dataout: out Std_Logic
);
End rasvjeta;

Arhitektura RTL rasvjetnih je
započeti
proces (datain)
započeti
dataout <= datain;
end process;
RTL end;

Simulacija pokazuje rezultat koji će dataout kašnjenje od datain oko 15 ns.
(Koristite MAX Plus | |) Je li ovo normalno rezultat FPGA
i
Max plus | | imati neki izbor za ignorirajte ovo kašnjenje, jer je teško gledati.
Žao nam je, ali morate prijaviti kako biste vidjeli ovaj privitak

 

[yasser_shoukry]

Naravno na FPGA tamo će biti nekih kašnjenja, ali to se ne smije 15ns svaki put kao da ovisi o FPGA koji koristite.

 

[vs21]

Bok,

umjesto
dataout <= datain;

ako u uporabu,

dataout <= transport datain;

ne vidite da je kašnjenje u izlazne.

Pozdravi
vs21

 

[Max]

Što znači "prijevoz" znači?