B
b01010101
Guest
Moj projekt se provodi na MAX7256AE.
Koristim QuartusII da stane systhesis i dizajnu.The Classic Analythesis Vrijeme izvješća da je fmax od clk mogu dobiti 84.03MHz i nema greške ili upozorenja
reported.
JA uzeti vremena simulacije u Modelsim-SE6.2b i susret s ove pogreške:
/ / Error Message / /
# ** Error: D: / Modeltech_6.2b/win32 /../ltera / Verilog / src / max_atoms.v (2070): $ setup (datain: 379100 ps, posedge clk & & & reset: 381200 ps, 2900 PS) ;
# Time: 381200 ps iteracija: 0 primjer: / testcase / inst_harness / u_FCT / \ r_addr [4] \ / preg
# ** Error: D: / Modeltech_6.2b/win32 /../ltera / Verilog / src / max_atoms.v (2070): $ setup (datain: 379100 ps, posedge clk & & & reset: 381200 ps, 2900 PS) ;
# Time: 381200 ps iteracija: 0 primjer: / testcase / inst_harness / u_FCT / \ r_addr [5] \ / preg
.
.
Sve pogreške javljaju u 381200 ps je valnog je attatched dole (ft_lck je sat):<img src="http://images.elektroda.net/80_1240991013_thumb.jpg" border="0" alt=""/> Q1: Ne razumijem zašto se ova greška se javlja.To je samo jednostavna nesinkroni vratiti kada 'pc_rst_n' je nizak.Zašto ne može zadovoljiti podešavanje vremena?
Nalazim da je ova pogreška neće dogoditi ako sam premjestiti pc_rst_n nekim ns ranije ili kasnije.Ali zašto se događa u nekim pogreškama situaciju?
Zašto Classic Vrijeme Analiza nije o tom problemu?
Kod je samo toliko zajedničkog.Dio izvornog koda je prikazan ispod:
/ / Source Code / /
Uvijek @ (negedge ft_lck ili negedge pc_rst_n) begin
if (~ pc_rst_n) begin
......
r_addr <= 19'h0;
......
kraj
else begin
......
r_addr <=......;
......
kraj
kraj
Po putu, ja imam 2 više pitanja:
Q2: Što učiniti "~ dataout" i "~ pexpout" znaci u valnog respektivno?
Q3: Zašto "sram_addr ~ 743_dataout" je prije "sram_addr", ali "ft_lck ~ dataout" je nakon "ft_lck"?
Koristim QuartusII da stane systhesis i dizajnu.The Classic Analythesis Vrijeme izvješća da je fmax od clk mogu dobiti 84.03MHz i nema greške ili upozorenja
reported.
JA uzeti vremena simulacije u Modelsim-SE6.2b i susret s ove pogreške:
/ / Error Message / /
# ** Error: D: / Modeltech_6.2b/win32 /../ltera / Verilog / src / max_atoms.v (2070): $ setup (datain: 379100 ps, posedge clk & & & reset: 381200 ps, 2900 PS) ;
# Time: 381200 ps iteracija: 0 primjer: / testcase / inst_harness / u_FCT / \ r_addr [4] \ / preg
# ** Error: D: / Modeltech_6.2b/win32 /../ltera / Verilog / src / max_atoms.v (2070): $ setup (datain: 379100 ps, posedge clk & & & reset: 381200 ps, 2900 PS) ;
# Time: 381200 ps iteracija: 0 primjer: / testcase / inst_harness / u_FCT / \ r_addr [5] \ / preg
.
.
Sve pogreške javljaju u 381200 ps je valnog je attatched dole (ft_lck je sat):<img src="http://images.elektroda.net/80_1240991013_thumb.jpg" border="0" alt=""/> Q1: Ne razumijem zašto se ova greška se javlja.To je samo jednostavna nesinkroni vratiti kada 'pc_rst_n' je nizak.Zašto ne može zadovoljiti podešavanje vremena?
Nalazim da je ova pogreška neće dogoditi ako sam premjestiti pc_rst_n nekim ns ranije ili kasnije.Ali zašto se događa u nekim pogreškama situaciju?
Zašto Classic Vrijeme Analiza nije o tom problemu?
Kod je samo toliko zajedničkog.Dio izvornog koda je prikazan ispod:
/ / Source Code / /
Uvijek @ (negedge ft_lck ili negedge pc_rst_n) begin
if (~ pc_rst_n) begin
......
r_addr <= 19'h0;
......
kraj
else begin
......
r_addr <=......;
......
kraj
kraj
Po putu, ja imam 2 više pitanja:
Q2: Što učiniti "~ dataout" i "~ pexpout" znaci u valnog respektivno?
Q3: Zašto "sram_addr ~ 743_dataout" je prije "sram_addr", ali "ft_lck ~ dataout" je nakon "ft_lck"?