Vrijeme Djelomični rekonfiguracija Run (RTR) Pitanje

[xfpgas]

Bok,

Imam program koji mogu implementirati na Virtex uređaj
Djelomično Run Time rekonfiguracija (RTR).

Imam fiksnu logiku Block.A jedan rekonfigurabilne Logic Block.
Fiksni Logika blok obradu motora (PE).Podataka za koje će biti dostupne u Rekonfigurabilna Logic.Ja mogu koristiti kao distribuirani LUTs RAM ili samo koristiti BlockRAM za pohranu moje podatke.Moj PE će raditi na podatke i kad je gotov ću pročitati izlaz iz PE.
I onda, ja ću učitavanje Rekonfigurabilna blok s novim podacima da se radi.Na taj način sve što morate učiniti je promijeniti sadržaj LUT / BlockRAM pomoću JBITS i djelomično rekonfigurirati Uređaj za novi podaci će biti izrađen na temelju koje PE.I to je sve sprava se - učitavanje podataka u Rekonfigurabilna Logika blok i pustiti PE (fiksna Logic Block) učiniti math na njemu, i ovo ide na ....

Moj cilj je da na kraju bi se ova skalabilna appication s Virtex uređaja s višestrukim Big PES sve koji rade na podatke koji će se koristiti rekonfigurirati RTR.I na kraju, razviti platformu da se ovo učinio tijekom veliki niz FPGA.

Se bilo tko znati od bilo koji rad na ovo?Ja bih zahvalan svoje komentare i prijedloge.

1) Može Virtex uređaj nositi takav djelomični RTR?Ima thumb pravilo o tome koliko često parcijalne RTR se može učiniti i ako to može biti učinjeno za život uređaj?(Ja se ispričavam ako ovo zvuči neznanju, JA pravedan ištanje da biste bili sigurni prije nego što sam provesti više vremena i resursa)

TIA
Code

 

[Ohh]

Koliko je meni poznato ima nekoliko radovi u zbornicima skupova (prezentirani na FPL, FCCM, FPGA, itd.) razgovarali o tome kako provesti RTR sustav / aplikacija koristeći Virtex uređaja i JBits.Nedavno, Xilinx je objavio program bilješku opisuje kako napraviti runtime rekonfigurabilne konfiguracija FPGA uređaja koristeći ISE 5,1 ili viši.

Što se tiče svoju ideju spomenuo, mislim da postoje neka pitanja koja se trebaju riješiti: kako brzo možete konfigurirati uređaj (e)?što o konfiguraciji i propusnosti sučelja (npr. SelectMap)?Kako vam / priče više konfiguracijske podatke ili ih generiraju on-the-fly (koristeći domaćin compupter, ugrađeni procesor, ...)?Kakve aplikacije su ciljani?

 

[xfpgas]

Hvala za odgovor.Trebao sam na ta pitanja da misle za sebe.kako brzo možete konfigurirati uređaj (e)? Kako vam / priče više konfiguracijske podatke ili ih generiraju on-the-fly (koristeći domaćin compupter, ugrađeni procesor, ...)?

- Ja ću biti koristeći JBITS API za izmjenu bitstream.tako da će to biti izrađen letjeti po glavno računalo.Jedina modifikacija na bitstream se mora zamijeniti i određene LUTs koje su connfigured kao RAM sa novim podacima.
Da će to biti generirana u letu.Izazov je kako bi bili sigurni da je moje obrada motora (PES) na fiksnom Logika blok uvijek se koriste.I nekako cache / plinovoda moj preustroj podataka na FPGA pa se nikada ne čekaju podaci o Rekonfigurabilna Block.

Recimo Tc = vrijeme računanja za PE
i TRC = Vrijeme za preustroj uređaja i imati nove podatke dostupni samo na vrijeme / rano Rekonfigurabilna blok tako da je moj PE ne troši bilo.I moj se kladiti (ja još uvijek radim na dizajnu) koji Tc biti nešto manja od TRC.Želim znati ovaj put sam moj dizajn i moj alat učinili.Tada ću imati optimalni algoritam u smislu zakazivanja rekonfiguracije.

što o konfiguraciji i propusnosti sučelja (npr. SelectMap)?
- Ja ću biti događaj confgiuration preko XHWIF koji ispart od JBits API.Da li to odgovor na Vaše pitanje?

Kakve aplikacije su ciljani?
Bioinformatici.posebno slijed podudaranja.Nažalost, JA dont imati puno od velike zajednice korištenje mi na raspolaganju.Imam XCV300 odbora od Xess raditi upravo sada.Jednom sam se ovaj rad na brodu, ja ću premjestiti na većim zajednice .. nadamo Xilinx će biti spremni darovati nešto zajednice u siromašnoj apsolvent

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Osmijeh" border="0" />

 

[Ohh]

Mislim da pomoću JBits readback, modificirati i ponovo
uređaj zahtijeva veliku količinu procesorskog vremena.
Djelomična rekonfiguracije može se koristiti (mislim da ova mogućnost
Također je podržan od Jbits).No, zbog arhitekture
Ograničenja možete konfigurirati samo cijeli CLB stupaca
od Virtex uređaja.Tehnike kao što su rekonfiguracija cjevovod
ili oblik / izvršenja prepletanje tehnike mogu pomoći
daljnje smanjenje pretek konfiguracije.

Međutim, ako želite promijeniti samo sadržaj LUTs
(Nema izvođenja modula i trasiranje zamjena), onda bih
predlažemo vam da koristite neke druge metode.Možete ostvariti svoje logike
funkcije (npr. dekoder, uzorak matchers) koristeći elemente SRL
umjesto LUT elemenata.Možete spojiti SRL elemenata za
izgraditi serijski lanac.Višestruki lanci mogu postojati u svoj dizajn.
Zatim, trebate malu kontroler (npr. Picoblaze) ili jednostavno KA
koji kontrolira proces preustroja i pruža nove
konfiguracijske podatke na SRL prebacivanjem konfiguracije bita
kroz lanac za ažurirati.Nakon toga možete koristiti SRL
elemente kao normalan LUTs za vaše računanja.Svaki element SRL
zahtijeva 16 bita, što znači, trebate # SRL * 16 okretaja na pomak
konfiguracija bitova, gdje je # SRL je broj elemenata SRL
u lancu.Ako koristite II Virtex obitelji (umjesto Virtex
i Virtex-E), svaki SRL element ove obitelji ima serijski ulaz
i izlaz koji omogućuju vam da lako graditi lanac SRL elemenata.
Također je moguće koristiti IP-soft procesor za izračunavanje i osigurati
nove konfiguracijske podatke za preustroj kontroler.
Komunikacija između sklopova unutar uređaja, a
domaćin PC bi trebao biti je zadržao minimum.

Da li ova metoda je primjenjiva na vaš zahtjev ili ne, to
ovisi jako o karakteristikama vašeg zahtjeva.
Nadam se da moj prijedlog bi moglo biti korisno za svoj rad ...