Vodeći nula anticipator

[Galos]

Bok, Može bilo tko pomoć mene sa Verilog kod vodećih nula anticipator. Njegova radna čini malo lukav! Svaka vrsta pomoći će biti cijenjen ... Hvala

 

[j_andr]

Bok, Može bilo tko pomoć mene sa Verilog kod vodećih nula anticipator. Njegova radna čini malo lukav!

google? ne siguran ako nastavku je ono što vam je potrebno, ali to je lukav ... i vrlo brzo, u cjelini - '1 ', na poziciji' ja 'u ulaznom vektoru postavlja '1', na poziciji 'ja' u izlaznom vektora i resetira sve izlazne bita ispod 'ja'; [sintaksa = verilog] modul leading_zero (ulaz [BIT_W-1: 0] d_in, izlaz reg. [BIT_W-1: 0] d_out, izlaz reg. [NR_W-1: 0] nr_of_zero, izlaz reg. [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); reg. [BIT_W-1: 0] CLR; genvar ja; generirati for (i = 0; ja