A
alieeldin
Guest
ugoditi ja oskudica za knotkle Glavna razlika između VHDL & verilog & systemC
u bodovima-
alieeldin
u bodovima-
alieeldin
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
V
vikadik
Guest
verilog
* Naširoko koristi
* Lagan za kod
* Grunt mnogobrojan alat
VHDL
* Ne širok iskorišten
* Strogi kodiranje strukture
* Nekoliko alata
* Lakši za debug
* Naširoko koristi
* Lagan za kod
* Grunt mnogobrojan alat
VHDL
* Ne širok iskorišten
* Strogi kodiranje strukture
* Nekoliko alata
* Lakši za debug
T
the_penetrator
Guest
ovo je moje mišljenje
Verilog-
1.Naširoko koristi u Sjevernoj Americi, Japanu
2.Teško je ispravljanje, loše upisali
3.Glađe Krivulja učenja
4.Porijeklo iz C
5.Osrednji podrška za CPLDs, FPGA
- VHDL
1.Naširoko koristi u Europi, svijetu
2.Lakši za ispravljanje, lijepo-tip
3.Strmija krivulja učenja
4.Podrijetlom iz ADA
5.Mnogo bolju podršku za CPLDs, FPGA
Verilog-
1.Naširoko koristi u Sjevernoj Americi, Japanu
2.Teško je ispravljanje, loše upisali
3.Glađe Krivulja učenja
4.Porijeklo iz C
5.Osrednji podrška za CPLDs, FPGA
- VHDL
1.Naširoko koristi u Europi, svijetu
2.Lakši za ispravljanje, lijepo-tip
3.Strmija krivulja učenja
4.Podrijetlom iz ADA
5.Mnogo bolju podršku za CPLDs, FPGA
C
coolsniper
Guest
u stvari, VHDL je podržan od alata, kao i verilog, i jednostavan za naučiti.
E
EDALIST
Guest
VHDL, VERILOG slični su da su oni više Hardware orijentirano.
C Na jezici Više Software orijentirano.
-> Glavna razlika je paralelno procesiranje Handling.
U VHDL, VERILOG paralelno procesiranje je porijeklom.Serijski Obrada pristup
Nije učinkovito (Korištenje Gigantski automata Umjesto Jednostavna kodiranja u C)
U C - paralelno procesiranje Je vanjskih Concept.
Mislim VHDL nije vrlo učinkovit jezik, budući da je potrebno vrlo specifične Syn poreza.
I koristi puno prefiksa, Sufiksi.
Također je vrlo Nespretnost simulacijskom jeziku, i ne preporuča za Big dizajni.
C Na jezici Više Software orijentirano.
-> Glavna razlika je paralelno procesiranje Handling.
U VHDL, VERILOG paralelno procesiranje je porijeklom.Serijski Obrada pristup
Nije učinkovito (Korištenje Gigantski automata Umjesto Jednostavna kodiranja u C)
U C - paralelno procesiranje Je vanjskih Concept.
Mislim VHDL nije vrlo učinkovit jezik, budući da je potrebno vrlo specifične Syn poreza.
I koristi puno prefiksa, Sufiksi.
Također je vrlo Nespretnost simulacijskom jeziku, i ne preporuča za Big dizajni.
S
sharda1
Guest
*** VHDL, VERILOG slični su da su oni više Hardware orijentirano.
*** ERILOG je jako puno lakše onda VHDL.
Za obje VHDL & VERYLOG dizajner treba znati ostali longuage za provjeru ima funkcionalnost za ovaj dizajner moram napisati testbench u drugi jezik poput C, C .
*** U systemC dizajnera ne treba znati sve to oni mogu štap sa systemc za bilo koji modul u systemC oni svibanj pisati testbench u systemC jedini.
*** U systemC u može izvoziti ur datoteku u VC , i kompajliranje i simulaciju taj modul.
*** ERILOG je jako puno lakše onda VHDL.
Za obje VHDL & VERYLOG dizajner treba znati ostali longuage za provjeru ima funkcionalnost za ovaj dizajner moram napisati testbench u drugi jezik poput C, C .
*** U systemC dizajnera ne treba znati sve to oni mogu štap sa systemc za bilo koji modul u systemC oni svibanj pisati testbench u systemC jedini.
*** U systemC u može izvoziti ur datoteku u VC , i kompajliranje i simulaciju taj modul.
G
Gliss
Guest
Verilog je lakše učiti po mom mišljenju.
S
samcheetah
Guest
Slažem se, verilog je stvarno jednostavan za naučiti, ako imate neka iskustva u C. ja pokušao naučiti VHDL, ali onda sam dosadio i ja odlučio za poliranje moj verilog vještina.Vjerujem da je mudra odluka
G
Gliss
Guest
Ne znam o ostatku svijeta, ali u SAD-u od vas se očekuje da poznaju oboje Verilog VHDL i.
B
bboyrichard
Guest
Verilog vjerojatno koristi više u industriji, VHDL više u istraživanje kao kad idem u karijeri sajma, tvrtka obično samo pitao da li ja znam Verilog.
S
sanJerry2004
Guest
Po mom mišljenju, za Verilog VHDL moduli i za sustav flexiable.
S
semiconductorman
Guest
Ne želim otkriti na koji jezik easiier / bolji / brži itd.
Koristio sam sve 3 jezika, a mogu sumirati kao
VHDL: to je hardverski opisni jezik, bio je jedan od eariliest slijedi vrlo opisno languge i vrlo strogo adrehers za opis sklopovlja.Kod teže ali jednom kada dobijete kod te compliling genrally ne vidjeti puno od sinteze / simulaciju mismatch.Glavni nedostatak većine alata sinteze ne davati VHDL Netlist, ako namjeravate učiniti Netlist ovjera / simulaciju.
verilog: sintaksa je slična onoj u "C" programskog jezika je stoga većina ljudi biti lakše kod na ovom jeziku.Ali loše CODING stil može uzrokovati stanje utrke / i simulaciju i sinteza neusklađenosti.No, velika prednost je u tome što radiš post sintezu neto kataloških valdiaion nije mnogo truda jer možete dobiti veilog Netlist iz sinteze alat
SystemC: Sve zajedno verilog / VHDL je bio jezik koji je korišten za provjeru dizajna.No, s vremenom počeo uzimajući dizajne složen i potrebno je osjetio provjeriti na višoj razini apstrakcije ovo je mjesto gdje HVL (hardver verifikaciju jezika) stupio je na slici.SystemC se bazira na C infact je samo C biblioteka koja se može koristiti za modeliranje hardvera.Glavni nedostatak ovoga da nema puno podrške, ako želite za sintezu u systemc niti dobavljača i tako je još uvijek majorlly koristiti samo za verifiacation.
I moj experice s tih jezika je da ih je teško onlly za početak sa, ali ne tako teške da ne bi trebalo staviti truda u njih.Nadam se da ovaj thread ne kraj gore sa rasprave o tome što je superioran.
Koristio sam sve 3 jezika, a mogu sumirati kao
VHDL: to je hardverski opisni jezik, bio je jedan od eariliest slijedi vrlo opisno languge i vrlo strogo adrehers za opis sklopovlja.Kod teže ali jednom kada dobijete kod te compliling genrally ne vidjeti puno od sinteze / simulaciju mismatch.Glavni nedostatak većine alata sinteze ne davati VHDL Netlist, ako namjeravate učiniti Netlist ovjera / simulaciju.
verilog: sintaksa je slična onoj u "C" programskog jezika je stoga većina ljudi biti lakše kod na ovom jeziku.Ali loše CODING stil može uzrokovati stanje utrke / i simulaciju i sinteza neusklađenosti.No, velika prednost je u tome što radiš post sintezu neto kataloških valdiaion nije mnogo truda jer možete dobiti veilog Netlist iz sinteze alat
SystemC: Sve zajedno verilog / VHDL je bio jezik koji je korišten za provjeru dizajna.No, s vremenom počeo uzimajući dizajne složen i potrebno je osjetio provjeriti na višoj razini apstrakcije ovo je mjesto gdje HVL (hardver verifikaciju jezika) stupio je na slici.SystemC se bazira na C infact je samo C biblioteka koja se može koristiti za modeliranje hardvera.Glavni nedostatak ovoga da nema puno podrške, ako želite za sintezu u systemc niti dobavljača i tako je još uvijek majorlly koristiti samo za verifiacation.
I moj experice s tih jezika je da ih je teško onlly za početak sa, ali ne tako teške da ne bi trebalo staviti truda u njih.Nadam se da ovaj thread ne kraj gore sa rasprave o tome što je superioran.
S
sp
Guest
semiconductorman je napisao:
Nadam se da ovaj thread ne kraj gore sa rasprave o tome što je superioran.
Nadam se da ovaj thread ne kraj gore sa rasprave o tome što je superioran.
D
dragonight_x
Guest
Pa, ja znam oba jezika VHDL Verilog i.Osobno mi se sviđa više Verilog
<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />
i mislim da je lakši za naučiti.
<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />
i mislim da je lakši za naučiti.