VHDL pitanje

[trurl]

Hi All,

Mogao bilo tko objasniti zašto se ne sintetizirati sljedeće?

Htio bih brojati koliko puta ulazni signal promijenio.

library IEEE;
korištenje IEEE.STD_LOGIC_1164.ALL;
korištenje IEEE.STD_LOGIC_ARITH.ALL;
korištenje IEEE.STD_LOGIC_UNSIGNED.ALL;

entitet test je
Port (a: in STD_LOGIC);
kraju testa;

arhitektura test test je

započeti
procesa ()
varijabla brojac: integer: = 0;
započeti

if (a'event) tada

brojac = brojac 1;
end if;
end process;
kraju testa;JA dobiti slijedeće greška:: unsupported Clock statement.

ERROR: Xst: 797 - ".../ test.vhd "liniju ...:
nepodržani Sat izjavu.

Srdačan pozdrav.

 

[WA]

Kompajler se žali jer nemate sat signal.

u svom entitetu dodaj ulaz sat

LUKA (, CLK: u STD_LOGIC);

u svoju arhitekturu probati ovaj
proces (, CLK);

if (clk'EVENT i CLK = '1 '), tada
if (a = '1 '), tada
brojac: = brojac 1;

ovo je jedan od načina kako to napraviti, postoji ipak mnogo više.

glavna stvar je da imate događaj ali nemate uvjeta s događaja.

drugi problem ja vidim je da se zove oba entiteta i arhitekture-test
Preporučujem mijenjanje entiteta da testckt ili test_counter ili nešto drugo.

Ja sam ipak znatiželjan zašto ste iako ne izlazi?

<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Confused" border="0" />Imate ga računajući ali bez izlaza ne možete vidjeti rezultate.

Uzdanica ovaj pomoć
wa

 

[SkyHigh]

1.Već ste naveden vaš doprinos, u svoje osjetljivosti popisu, zato te dont 'ravan potreba a'event.

2.Mislim da rade na tranziciji brojač na ulaz,, koristi asinkroni krug.U ovom slučaju, sat nije potreban.Sat je potreban ako želite dizajn sinkroni sklop.

3.korištenje ieee.std_logic_unsigned.all; je suvišan sadržavati izjavu.ga uklonite.

4.to je loše prakse za korištenje "test test".ako želite, koristite "test_rtl test", ili "ponašanje test".

5.ne možete sintetizirati pre-zadatak "varijable brojac: integer: = 0;" i najgore ako ga dodijeliti u procesu.svoj kod radi u simulaciji, ali neće uspjeti u sintezi.mislim opet, kako se očekuje da imaju hardvera zadane vrijednosti u žice?Kada dizajnirate digitalni sklop s HDL, morate misliti hardver.

Možete deklarirati varijable brojac: integer nakon arhitekture, ali prije nego što počnete.
Onda vam dodijeliti brojac: = 0; nakon što je započeti, ali prije procesa.
Na taj način, te izričito dodijeliti izvan procesa.Sinteza alat će gledati na to kao zadanu vrijednost pohranjena u Lut ili SRAM.

Imate dug put pred tobom majstor VHDL.

 

[trurl]

Hvala ljudi.

Ovo je prvi put da radim nešto s VHDL.Zapravo, Trebam dizajn tranziciji šalter na ulazu.

BTW, mogu vam reći bilo dobre knjige o VHDL doći upto brzinu uskoro?

Srdačan pozdrav.

 

[SkyHigh]

Za početnike, preporučam
"VHDL Analiza i modeliranje Digitalni sustavi", Navabi Zainalabedin

Za razliku od drugih knjiga (što sam ih smatraju kao nešto posve bezvrijedno da su u redu za simulaciju, ali ne uspijevaju sintetizirati), ova knjiga vam daje dobar temelj, podučavati bez bullshits, dobre primjere i poučavanja prave stvari od samog početka, te vas vodi dalje do napredne razine izvan svoje stupanj.

Jednog dana, ako želite postati profesionalac u VHDL, ovi su 2 dobre knjige koje sam ozbiljno preporučujem:
1."Designer's Guide to VHDL", Peter J. Ashenden
2."VHDL za dizajnere", Lennart Lindh, Stefan Sjoholm

Za vrijeme se, oni su ozbiljno previše duboko za vas naučiti.

Tajna činiti dobro VHDL programiranje za modeliranje, simulacija i sinteza prvo, da biste mogli u potpunosti razumjeti sklop i sustav fundamantals u digitalnom.
Kako netko može dizajn hardvera kad ni ne razumije kako to radi?

 

[trurl]

Slučajno, da li vi imati ove knjige u elektroničkom obliku?

Pozdravi.

 

[SkyHigh]

JA naviknut preuzimanje ebooks koristeći P2P program koji se zove emule.Imam ga prestali koristiti, jer sam ja osobno radije dobivanje tiskani primjerak iz knjižare.Ipak te moći probati koji traži za njih.Ako ste podebljano čitati knjige dublje, možda biste mogli početi sami istraživati u Ashenden ili Sjoholm knjige.

 

[darylz]

kada koristite alat za sintetizirati svoj dizajn, morate kown što uzorak može prepoznati ga prvo.
više fokusiraju pažnju na pls kod uzorak.

 

[WA]

Te moć probati ovu temu.

Ja sam ovu knjigu u tvrdom sebi kopirati i ja postaviti Internet vrlo dobar za početnike.

http://www.edaboard.com/viewtopic.php?t=63048&highlight=vhdl digital

Uzdanica ovaj pomoć
wa

 

[river78]

Mislim da u potreba counter shvatiti kako funkcionira?
Često comose neki FF, tako da treba računati CLK za prijenos signala na izlaz.