S
sinaiee
Guest
Hi.I želite pokrenuti Verilog ili VHDL.Which neki je bolji? Zašto?
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
W
wolfheart_2001
Guest
Take My Advice and start with VHDL jer:
1-jednostavan za naučiti.
2-logičnije je zamisliti i razumjeti.
3-jednostavno kodiranje.
4-mnogo knjiga, resurse i podršku VHDL kompilatora.
To je iz moje točke pogled.
Ako ste dobri u programiranje i C tako da možete ići s verilog.
sretno
1-jednostavan za naučiti.
2-logičnije je zamisliti i razumjeti.
3-jednostavno kodiranje.
4-mnogo knjiga, resurse i podršku VHDL kompilatora.
To je iz moje točke pogled.
Ako ste dobri u programiranje i C tako da možete ići s verilog.
sretno
J
jiveshgovil
Guest
sinaiee wrote:
Hi.I želite pokrenuti Verilog ili VHDL.Which neki je bolji? Zašto?
Hi.I želite pokrenuti Verilog ili VHDL.Which neki je bolji? Zašto?
L
luck4you
Guest
Po meni je bolje naučiti Verilog kao što je vrlo mnogo usvojen u industriji.
W
willyboy19
Guest
Moja pozadina je uglavnom analogni IC crtati, ali moram napraviti neki RTL-digitalni dizajn / implementaciju s vremena na vrijeme.Na osnovu mog iskustva, Verilog je definitivno bolje HDL jezik za korištenje: 1) Jednostavniji za naučiti; 2) Manje strogi sintaksa zahtjev; 3) Puno više široko prihvaćena u industriji.
Jak glas za Verilog!
Jak glas za Verilog!
S
suvendu
Guest
VHDL je bolje da start.but verilog je lako naučiti ako u znati c jezik malo.
Pročitajte knjigu po J.BHASKAR.the knjiga je također u ovom forumu.to je korisno za u.
Pročitajte knjigu po J.BHASKAR.the knjiga je također u ovom forumu.to je korisno za u.
A
alijan
Guest
?
hvala, ali koja je jedna moćna?
hvala, ali koja je jedna moćna?
W
wolfheart_2001
Guest
neki ljudi su više povezani s verilog coz oni već počeo sa verilog i nikada pokušao naučiti VHDL ozbiljno ... ja pokušao to kod sa oba jezika, a ja i dalje inzistiraju na tome da VHDL mnogo je više i bolje coz to je bio prvi hdl jezik koji se koristi tako da je istaknut na svoj najbolji ... u stvari najvažnija stvar u hardveru programskom jeziku je, zar vam pomoći da zamisliti svoj dizajn? ... VHDL je savršen, ali u tom verilog se kao C jezik i ne mogu zamisliti svoj dizajn vrlo dobro .. VHDL je više ograničena na zadatke tako da su pogreške manje ... naći ćete 50% inženjera korištenja VHDL, a 50% koristi verilog .. i koji kažu da verilog je usvojen u industriji nego VHDL zna ništa.
E
electron_boy
Guest
ljudi koji su započeli s VHDL reći VHDL je vrlo lako za naučiti ... ali istina je kada u zna itko HDL je lako naučiti druge ... sam počeo s VHDL i ja naći lako razumjeti verilog ...što se događa za verilog ljudi previše ...Mislim da mnogi će se složiti s ovim ...
u cant recimo jedan je moćniji od drugih ... s verilog u može čak i modela na razini vrata ... ali oba su dobro prilagođen za industriju ... i industrija koristi oba ...na taj način u može početi sa bilo ... moj prijedlog bi bio VHDL bcoz sam taj način ... ako postoji potreba za verilog, bit će potrebno ne više od tjedan dana za naučiti verilog ....u može trust me ...
... elektron boy
u cant recimo jedan je moćniji od drugih ... s verilog u može čak i modela na razini vrata ... ali oba su dobro prilagođen za industriju ... i industrija koristi oba ...na taj način u može početi sa bilo ... moj prijedlog bi bio VHDL bcoz sam taj način ... ako postoji potreba za verilog, bit će potrebno ne više od tjedan dana za naučiti verilog ....u može trust me ...
... elektron boy
S
SkyHigh
Guest
Budući da je rad sa ASIC za više od 5 godina, možda mogu ponuditi bolje savjete o VHDL i Verilog.
Ako ste radili na vrhu apstrakciju na razini gdje radite s funkcionalnim simulacije, modeliranje i RTL razvoja, bilo VHDL ili Verilog, postoji strogo nema razlike.To ovisi o vašem iskustvu u "razmišljanja" i tumačenja digitalne hardver u logičan način.
Ako radite s ansamblom kadenca Silicij ili NanoEncounter za Floorplan, Place-i-Route, morate roditi tvoj vrata razini netlist u Verilog od Synopsys ili drugih logika sinteza alat.To je zato što kadenca, zbog komercijalnih razloga što posjeduje kadenca Verilog i podržava vlastiti SystemVerilog programa, dizajneri su prilično prisiljeni štap sa Verilog.
Ako koristite druge alate, kao što je MentorGraphics, TI Piramida, itd, možete izvesti svoje vrata razini netlist u VHDL.
Osobno mislim da je lakše pisati testbenches s Verilog.To je bolje funkcionira u čitanju testvectors.
Tu je problem u Verilog.Zato što je česta pojava u mnogim aspektima na korištenje žica i Reg, ako naiđete hardvera dizajn gdje je potreban visok-brzina bus, sinteza alat može se odrediti kao jaka logika 1 ili logika 0 signala, što je praktično i realno neistinito, jer visoko - bus speed signali su skoro toliko slab i blizu manevarski prag da je prilično sličan trokutu ili zubac testere ili iskrivljen.
Ovo nije slučaj sa VHDL.Sa svojim strogim i dobro organizirana standardna logika vektore s 9 definiranim razinama, ona rješava taj problem da Verilog može samo moliti hardver će raditi nakon vrpcu-out.
Verilog je vrlo sličan C lang.Zato nema pravila da ograniče kako dobar opis RTL-u bi trebao biti styled.VHDL ima stroga pravila kako bi bili sigurni da ASIC dizajneri koriste VHDL će naučiti pravi način od samog početka.
Mislim da sam dao moje fer udio u VHDL i Verilog.
Dvije stvari koje treba dodati: Američki ministar obrane istraživanja DARPA VHDL koristi samo za obranu projekte.Možda bi mogao biti nagovještaj da VHDL je više robustan HDL za korištenje.
ChipIdea, vrlo snažan multimedijski ASIC tvrtku, prebran mimo Microsoft za dizajn hardvera za Xbox 360, a ne koristi VHDL Verilog.
Europa koristi VHDL dijelom zbog obrane SAD istraživanja DARPA koristi VHDL.Indikacije kao takav je sasvim jasno da je VHDL ima razloga za vrlo važne uloge iznad Verilog.
Ako ste radili na vrhu apstrakciju na razini gdje radite s funkcionalnim simulacije, modeliranje i RTL razvoja, bilo VHDL ili Verilog, postoji strogo nema razlike.To ovisi o vašem iskustvu u "razmišljanja" i tumačenja digitalne hardver u logičan način.
Ako radite s ansamblom kadenca Silicij ili NanoEncounter za Floorplan, Place-i-Route, morate roditi tvoj vrata razini netlist u Verilog od Synopsys ili drugih logika sinteza alat.To je zato što kadenca, zbog komercijalnih razloga što posjeduje kadenca Verilog i podržava vlastiti SystemVerilog programa, dizajneri su prilično prisiljeni štap sa Verilog.
Ako koristite druge alate, kao što je MentorGraphics, TI Piramida, itd, možete izvesti svoje vrata razini netlist u VHDL.
Osobno mislim da je lakše pisati testbenches s Verilog.To je bolje funkcionira u čitanju testvectors.
Tu je problem u Verilog.Zato što je česta pojava u mnogim aspektima na korištenje žica i Reg, ako naiđete hardvera dizajn gdje je potreban visok-brzina bus, sinteza alat može se odrediti kao jaka logika 1 ili logika 0 signala, što je praktično i realno neistinito, jer visoko - bus speed signali su skoro toliko slab i blizu manevarski prag da je prilično sličan trokutu ili zubac testere ili iskrivljen.
Ovo nije slučaj sa VHDL.Sa svojim strogim i dobro organizirana standardna logika vektore s 9 definiranim razinama, ona rješava taj problem da Verilog može samo moliti hardver će raditi nakon vrpcu-out.
Verilog je vrlo sličan C lang.Zato nema pravila da ograniče kako dobar opis RTL-u bi trebao biti styled.VHDL ima stroga pravila kako bi bili sigurni da ASIC dizajneri koriste VHDL će naučiti pravi način od samog početka.
Mislim da sam dao moje fer udio u VHDL i Verilog.
Dvije stvari koje treba dodati: Američki ministar obrane istraživanja DARPA VHDL koristi samo za obranu projekte.Možda bi mogao biti nagovještaj da VHDL je više robustan HDL za korištenje.
ChipIdea, vrlo snažan multimedijski ASIC tvrtku, prebran mimo Microsoft za dizajn hardvera za Xbox 360, a ne koristi VHDL Verilog.
Europa koristi VHDL dijelom zbog obrane SAD istraživanja DARPA koristi VHDL.Indikacije kao takav je sasvim jasno da je VHDL ima razloga za vrlo važne uloge iznad Verilog.
W
Willt
Guest
Ja sam pitao takvo pitanje prije.Za neke razloga, ja sam saznala kako VHDL i verilog.
Po mom mišljenju, Verilog je lakše za naučiti.Mogli l to podići u roku od nekoliko dana ili tjedan dana.VHDL je teže s čudnim sintaksa i kompliciran (ja mislim), ali jači od Verilog.(Ne postoji besplatan ručak u ovom svijetu!)
Također, učenje koje HDL ovisi jako mnogo o zemlji koju žive i. Ako je većina tvrtki u svojoj zemlji EDA koristiti alate vezane uz verilog, morate naučiti verilog, a isti za VHDL.
Nadam se da to pomaže ~
Će
Po mom mišljenju, Verilog je lakše za naučiti.Mogli l to podići u roku od nekoliko dana ili tjedan dana.VHDL je teže s čudnim sintaksa i kompliciran (ja mislim), ali jači od Verilog.(Ne postoji besplatan ručak u ovom svijetu!)
Također, učenje koje HDL ovisi jako mnogo o zemlji koju žive i. Ako je većina tvrtki u svojoj zemlji EDA koristiti alate vezane uz verilog, morate naučiti verilog, a isti za VHDL.
Nadam se da to pomaže ~
Će