Verilog-XL simulacija rada u redu, ali ncsim objesiti

E

eefelix

Guest
Bok,

Ja sam jedan netlist da kad pokrenete Verilog-XL simulacija, cijela simulacija može se dovršiti bez problema, ali kad sam stavio isto netlist u ncsim, simulacije će objesiti na sredini cijele simulacije.

Se bilo tko naići na isti problem?Znate li razlog i kako riješiti to?Hvala!

 
eefelix wrote:

Bok,Ja sam jedan netlist da kad pokrenete Verilog-XL simulacija, cijela simulacija može se dovršiti bez problema, ali kad sam stavio isto netlist u ncsim, simulacije će objesiti na sredini cijele simulacije.Se bilo tko naići na isti problem?
Znate li razlog i kako riješiti to?
Hvala!
 
Zbog razlika između Event-driven a Ciklus-driven kompajlirati

 
>>> Zbog razlika između Event-driven a Ciklus-driven kompajlirati

?Zašto??
-------------------------------------------------- --------------------------------
Bez obzira kakvu kompilaciju, program ne bi smio spustiti slušalicu!
-------------------------------------------------- --------------------------------

Ja sam sreo samo pod uslovom da se simulacija može uspješno izvoditi
Verilog po-XL, ali neki susret Greška poruke (a) u NC-Verilog.
(Naravno, možete reći da je alat ovisna problem.
Zapravo, ona je i kodiranje problem ...)

Ali to nikada hang-up je simulator!

 
slagati se.obzira da li
se to događaj-driven ili što.čak i ako su oba dva simulatorima događaju-driven, da bi mogli proizvoditi različite rezultate zbog događaja raspoređivanje vremena.Međutim, to ne bi nikada objesiti.

casual3

joe2moon wrote:

>>> Zbog razlika između Event-driven a Ciklus-driven kompajlirati?
Zašto??

-------------------------------------------------- --------------------------------

Bez obzira kakvu kompilaciju, program ne bi smio spustiti slušalicu!

-------------------------------------------------- --------------------------------Ja sam sreo samo pod uslovom da se simulacija može uspješno izvoditi

Verilog po-XL, ali neki susret Greška poruke (a) u NC-Verilog.

(Naravno, možete reći da je alat ovisna problem.

Zapravo, ona je i kodiranje problem ...)Ali to nikada hang-up je simulator!
 
Mislim da je to zbog tebe nije li st biblioteka put ispravno, odjek vašeg LD_LIBRARY_PATH

 
Kako koristiti Verilog XL-u C (at) dence LDV?
Koristio sam Verilog XL-naredba "Verilog" u LDV3.0.
Ne mogu pronaći naredbu "Verilog" u gore LDV 3.3.

Da li LDV podršku Verilog-XL iznad verziju 3,3?
Ako je odgovor "Da", Koji je Verilog-XL naredba iznad LDV 3,3?

 
izvoditi ncsim-kompatibilnost sa prekidača.ako se to radi, onda je to kao joe2moon said.

 
Oooo ... sreo sam isti problem.
Vrata razini fino rade sa 'Verilog' zapovjedništvom Verilog-XL, ali 'ncverilog' naredba je spustiti slušalicu,
dodajte " delay_mode_unit 'argument je djelomična raditi, ali ipak spustiti slušalicu na poluvrijeme je simulacija, Što
se dogodilo?Koristite 'Verilog' kompajlirati potrošiti mnogo vremena, ja ne želim.

 

Welcome to EDABoard.com

Sponsor

Back
Top