Verilog vs VHDL

[lekhoi]

Bok svima,
Možete li mi dati comparasion između Verilog i VHDL?prednosti i nedostaci njima?Zašto u proizvodnji, oni koristiti umjesto Verilog VHDL
Thanks in advance

 

[Sfinga]

Salam,

ftopic98387.html

Zdravo

 

[lekhoi]

Hvala sfinga
Međutim, to je bio mrtav.Ja ne vidim ništa
može bilo tko novi

 

[zeeshanzia84]

Verilog VHDL i obje su podjednako koristi u industriji.

Većina tvrtki Silicijske doline Trenutno koristite Verilog VHDL dok se koristi za veće projekte u kojima je velika momčad uključenih (većina komunikacije i obrana povezanih društava) ...Verilog je osmišljen (u početku) za verifikaciju za VHDL dok dokumentaciju.

Verilog je još uvijek bolje nego VHDL na verifikaciju i simulacije strana (i koristiti ga za izradu moje testbenches ... moj moduli su napisane u VHDL) ....VHDL dok je detaljnije jezik (svaki modul izgleda kao Document Zakona).
Tako da se poboljša verifcation u VHDL, VITAL (VHDL Prema Asic Libraries Initiative) je razvijen.

VHDL nema GATE razini ili na
razini poput SWITCH Verilog.

Verilog je puno lakše koristiti (to je format je vrlo sličan C) VHDL, dok je nešto teže syntaxwise (format sličan Pascal).

VHDL's složenosti znači da definiraju i svaki dokument i sve u detalj.Tako je dobar za velike projekte tima ...

 

[haytham]

Hi All
Mislim da postoji najavu o toj temi od strane moderatora.
Molimo Vas pokušajte ponovno čitati

Hvala

 

[BuBEE]

Pls.Čitati

Najava: Verilog versus VHDL

 

[nand_gates]

VHDL je bolji na sljedećim
1.Njezina teško dovesti u stanje u utrci VHDL koda.Osim u slučaju kad se
Rad s varijablama dijeli!

2.Njegova više strukturirane.Te dont imati Records i preopterećenja operatora
konceptualnu Verilog.

 

[ourarash]

VHDL je preopširan, ali je više Verilog consice, kao C jezik.
On je rekao da možete raditi što god modela u VHDL u Verilog i obratno.
Jedna stvar koju nemamo u Verilog je, medjutim, Snimanje i preopterećenja operatora, koji se rijetko koriste u modeliranju na circuites u zakup kada želite sintetizirati u circuite.

Jedna stvar koja Verilog ima i nedostatke VHLD, s druge strane, je račvanju pridruži-blok.Ovo je vrlo moćna u Verilog konstrukt koji omogućava imate ugniježđeni paralelni sekvencijski blokovi unutar svake druge.Ponekad je ta funkcija zove multi-Threading.Ne možete imati sve to u VDHL osim ako ne koristite eksplicitne sinhronizacija između dva različita procesa.

Verilog će biti još snažniji sa svojom novom generacijom zove SystemVerilog, koja ima više sažetak konstrukata ekvivalent Records.Dovoljno je pogledati systemVerilog na Wikipediji website.

 

[moh_monem43]

Koja je razlika između VHDL i Verilog?Na površini,
a ne tolikba su IEEE standardima i podržava sve glavne EDA dobavljači.Oba se mogu koristiti za izradu ASICs i simulacijom sustava.Međutim, VHDL je ukupno grander jedan jezik.Njegova podrška za sustav modeliranje i simulacija nivo je daleko više nego sveobuhvatan Verilog.Međutim, VHDL zahtijeva da biste saznali više i nije tako pogodan za brzo-i-prljavo kodiranje.Kao konačna misao mnogih hardvera inženjeri sada znati oba jezika s obzirom na sve veću upotrebu IP (Intellectual Property) blokova, što svibanj neće biti zapisano u njihovoj "omiljena" jezik

od:
http://www.doulos.com/knowhow/faq/vhdl_faq/