Verilog kompajlirati Problem

[davyzhu]

Pozdrav svima,

Postoje tri kompajlirati problem,

[1] adresa [15:0] = (addr [7:0], address_low [7:0]);
u "Adresa" i "address_low se
reg. i" addr "je ulaz,

pogreške su
u neposrednoj blizini "[": occekujuchi: IDENT,
kraj "," očekuje: '('
kod ")": occekujuchi: '('

[2] else if (! Ale_n i psen_n i (adresa [15:8] BASE_ADDR ==))

pogreške su
kraj "i": syntax error
kod ")": occekujuchi: ',' '; "

[3] slučaj (adresa [7:0])
STATUS_ADDR:

pogreške su
blizini "STATUS_ADDR": occekujuchi: ';'

BTW, što je IDENT?

Pozdravi,

Davy Zhu

 

[Big Boy]

Jeste li sigurni da za Verilog kompajlirati, a ne vhdl?

Syntax činiti ispravne, teško je reći bez kontekstu izvornog koda.

Vi svibanj imati past particip od FORGET a 'početi' ili neku drugu izjavu pred greške, npr.:

Uvijek @ (posedge clk)
Izjava 1;
Izjava 2;
Izjava 3;

Zatim ste za čudno pogrešaka ...

 

[davyzhu]

Pozdrav svima,

Našao sam odgovor ja sam,
[1] addr mora se "žica"
[2] zamijeniti "i" s & &
[3] propustite "endcase"
Last edited by davyzhu na
11. kolovoz 2004 10:30, edited 1 put ukupno

 

[Arthurzss]

[3], ako je izjava je prazna, trebali dodati ";" nakon njega.I koristiti "endcase" do kraja slučaju kazne.

 

[davyzhu]

BTW, što je IDENT u modelsim?

Ona uvijek appares u kompajlirati pogreške.

Pozdravi,

Davy Zhu

 

[Big Boy]

IDENT je kratica za identifikator, kao u 'očekujući identifikator'.

 

[gaonkc]

reg tip ne može se dodijeliti do žica tipa,
koristiti ili & & & zamijeniti "i"