verilog kod za kontrolu signala (hitno)

[Ravindra Kalla]

hi,

želim generet contro signal.which bi trebao biti visok 256 nakon sat ciklusa (jedno vrijeme) nakon toga bi trebalo visoka nakon 128 ciklusa (dva puta).

molimo predlažemo za ovaj

 

[echo47]

Ja normalno koristiti brojač za taj vrsta od predmet.

Vi ne reći ono što pokreće slijed, ili ono što se događa nakon slijed završava.Ja sam isto tako sigurni što mislite pod "jedan put" i "dva puta".Ja sam guessing koje želite pulseva, kod t = 256, t = 384, i T = 512.

Kako o tome?Vi svibanj želite dodati reset ulaz.
Šifra:

Top modul (CLK, početak, kontrola);

CLK ulaz, start;

reg [8:0] count = 0;

izlaz reg. kontrola = 0;Uvijek @ (posedge clk) započeti

count <= count (početak | (count! = 0));

kontrola <= (count == 256-1) | (count == 384-1) | (count == 512-1);

kraj

endmodule

 

[Thomson]

To se uglavnom odnosi na jednu FSM provedbi, pod uvjetom da ste ispravno naveli dizajn behaviro i ispraviti RTL opis može se ostvariti!