Verilog Generic Ulazni portovi

[vlsi_freak]

Hi All,

Imam ulazni priključak u modul koji je 5 bita reći Inp_A [4:0].Sada je broj takvih inputa ovisi o generičkim parametar reći Gen_Nm.

Kako mogu deklarirati takve ulazni portovi u mom modul.
Pokušao sam
Unos [4:0] [Gen_Num-1: 0] Inp_A; &
Unos [Gen_Num-1: 0] [4:0] Inp_A; &
Unos [Gen_Num-1: 0] Inp_A [4:0]; &
Unos [4:0] Inp_A [Gen_Num-1: 0];

Sve ove čini se da je davanje kompajlirati pogreške.

Ugoditi pomoć mene kako to ide o ovom

pozdravi,
nakaza

 

[bharat_in]

First of all Verilog ne podržava više od jednog dimensional lukama deklaracija.

Možete koristiti definirati, ali ćete morati navesti ga na vrijeme.Ne možete promijeniti vožnji vrijeme (h / w ne može smanjiti / generirati u vožnji vrijeme

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

).
Ako želite različit broj priključaka, tada ćete morati promijeniti definirati i ponovno sastaviti.No, to će raditi samo za jednu dimensional porta.