C
cvc.training
Guest
Kratke činjenice:
Kada:
1. lipnja 2009, 4-6
Gdje: Soba zajednica, Mentor Graphics, Hyderabad
Dnevni red: 1 sat: SystemVerilog jezik tutorial.45 min: Case Study, 15 min: Q & A
Tko: Srinivasan Venkataramanan, glavni tehnološki direktor, CVC Pvt.LtdTrošak: Nema troškova, ali ograničena prostora, prvi-dođe-prvi serviranje
IEEE-1800, SystemVerilog glavni je ekstenzija za Verilog-2001, dodavanje novih mogućnosti za značajna Verilog verifikacije, dizajnu i sintezi.Poboljšanja se kreću od jednostavnih konstrukata poboljšanja postojećih, dodavanja novih jezika konstrukata na uključivanje
potpuni objektni značajke.Uz opsežnu podršku od svih većih prodavača EDA, SystemVerilog je većina željene Design-Verifikacija jezik u industriji danas.
Mi u CVC (www.cvcblr.com) su na vrhu vodećih rubu verifikaciju tehnologije za proteklih pola-a-desetljeću.Kao dio našeg verifikaciji na kotačima (zavjet) serije, mi smo zadovoljstvom objaviti 2-satni seminar o SystemVerilog u akciju.
Agenda:
Uvod u SystemVerilog
Quick-vatra SystemVerilog jezik tutorial
Primjer primjene SystemVerilog na domenama kao što su: mreže, procesor, obrada slike
Studija slučaja o složenim cross point fabric design
Lucky crtanje - jedan pobjednik dobiva knjigu o SystemVerilog
Da prisustvuju ovom seminaru, potvrdite svoju registraciju slanjem e-pošte na događaje (at) cvcblr.com s predmetom kao VoW_HYD Seminara.Molimo navedite sljedeće podatke u Vašoj e-pošti.
Ime:
Ime tvrtke:
Službeni Email ID:
Uloge:
Kontakt broj:
Mjesto održavanja:
Mentor Graphics India Pvt
LtdBoard Room, 6-3-552, Sri Ram kule
Somajiguda, Hyderabad-500082
Tel: 040 66374000
Kratak Bio:
Srinivasan Venkataramanan, glavni tehnološki direktor, CVC Pvt.Ltdhttp://www.linkedin.com/in/svenka3
Preko 13 godina iskustva u VLSI Design & Verifikacija
Dizajniran i Verificirane ASICs iz bloka na razini SSoch.Također sudjeluju u bihevioralni modeliranje za ADC / DAC itd.
Architected, provodi nekoliko pre-Si verifikaciju okruženja za različite domene: mreže, komunikacije
i obrada slike
Ko-autor knjige u vodećim Provjera domene.
Radila na Philips, RealChip, Intel, Synopsys različitih kapaciteta.
Uključenih u VMM base class razvoj
Prezentirani radovi, tutorijali na raznim skupovima, publikacije i avenues.
Provodi radionice i treninge na PSL, Sva, SV, VMM, E, ABV, CDV i OOP verifikacije
Drži M. Tehnologija u VLSI Design iz prestižne IIT, Delhi.
Pozdravi
Jagadeesh
Kada:
1. lipnja 2009, 4-6
Gdje: Soba zajednica, Mentor Graphics, Hyderabad
Dnevni red: 1 sat: SystemVerilog jezik tutorial.45 min: Case Study, 15 min: Q & A
Tko: Srinivasan Venkataramanan, glavni tehnološki direktor, CVC Pvt.LtdTrošak: Nema troškova, ali ograničena prostora, prvi-dođe-prvi serviranje
IEEE-1800, SystemVerilog glavni je ekstenzija za Verilog-2001, dodavanje novih mogućnosti za značajna Verilog verifikacije, dizajnu i sintezi.Poboljšanja se kreću od jednostavnih konstrukata poboljšanja postojećih, dodavanja novih jezika konstrukata na uključivanje
potpuni objektni značajke.Uz opsežnu podršku od svih većih prodavača EDA, SystemVerilog je većina željene Design-Verifikacija jezik u industriji danas.
Mi u CVC (www.cvcblr.com) su na vrhu vodećih rubu verifikaciju tehnologije za proteklih pola-a-desetljeću.Kao dio našeg verifikaciji na kotačima (zavjet) serije, mi smo zadovoljstvom objaviti 2-satni seminar o SystemVerilog u akciju.
Agenda:
Uvod u SystemVerilog
Quick-vatra SystemVerilog jezik tutorial
Primjer primjene SystemVerilog na domenama kao što su: mreže, procesor, obrada slike
Studija slučaja o složenim cross point fabric design
Lucky crtanje - jedan pobjednik dobiva knjigu o SystemVerilog
Da prisustvuju ovom seminaru, potvrdite svoju registraciju slanjem e-pošte na događaje (at) cvcblr.com s predmetom kao VoW_HYD Seminara.Molimo navedite sljedeće podatke u Vašoj e-pošti.
Ime:
Ime tvrtke:
Službeni Email ID:
Uloge:
Kontakt broj:
Mjesto održavanja:
Mentor Graphics India Pvt
LtdBoard Room, 6-3-552, Sri Ram kule
Somajiguda, Hyderabad-500082
Tel: 040 66374000
Kratak Bio:
Srinivasan Venkataramanan, glavni tehnološki direktor, CVC Pvt.Ltdhttp://www.linkedin.com/in/svenka3
Preko 13 godina iskustva u VLSI Design & Verifikacija
Dizajniran i Verificirane ASICs iz bloka na razini SSoch.Također sudjeluju u bihevioralni modeliranje za ADC / DAC itd.
Architected, provodi nekoliko pre-Si verifikaciju okruženja za različite domene: mreže, komunikacije
i obrada slike
Ko-autor knjige u vodećim Provjera domene.
Radila na Philips, RealChip, Intel, Synopsys različitih kapaciteta.
Uključenih u VMM base class razvoj
Prezentirani radovi, tutorijali na raznim skupovima, publikacije i avenues.
Provodi radionice i treninge na PSL, Sva, SV, VMM, E, ABV, CDV i OOP verifikacije
Drži M. Tehnologija u VLSI Design iz prestižne IIT, Delhi.
Pozdravi
Jagadeesh