verifikacija metodologije koja će se koristiti?

[vlsichipdesigner]

hi dizajneri,

zahtjev da vas baciti svjetlo na neke verifikacija metodologije koja se koristi za čip

* Koji je najbolji verifikaciju jezika koje će se koristiti?
* Sve što mi treba da se brine za najbolji dizajn moje testbench i biti prenosiv, skalabilne preko čips, tako da ja mogu ponovno koristiti maksimum.
* Kako da potvrdite 3rd Party IP's

Vaše mišljenje / uvide da je potrebna verifikacija metodologije.

moje molitve,
naučite chip design slobodno uopće ne naplaćuje!

chip design napravio jednostavan

http://www.vlsichipdesign.com

 

[ljxpjpjljx]

Sada Verilog Sistem je vrlo dobar za verifikaciju, OVM i VMM, ova dva verifikacija metodologije možete uputiti!
Iako ako je vaš dizajn je povezano sa nekim algothrim, možete koristiti System C izgraditi vaš modeliranje!

 

[dtn_me]

Noviji trend je Sustav verifikacije Verilog kao jezik za povećanje nosivosti i ponovno TB značajke.Za komunikaciju između različitih slojeva TB, OVM metodologije poželjna je.

 

[ljxpjpjljx]

Međutim, do sada malo poduzeće koristiti novu metodologiju!

 

[amar2k904]

Bok,

Verifikacija metodologije izabrati ovisi o dizajnu problem pri ruci.

1] kompleks algoritamska dizajn
dizajna mogu biti u systemc / Verilog / vhdl
možete graditi testbench u systemc provjeriti algoritamski model

Nakon što potvrdite algoritam, pretvoriti ga u RTL korištenjem nekih ponašanja
alati za sintezu.pretvorena je RTL opet može biti verificiran s istim
systemc testbench ste koristili za provjeru behaviural algorimic modela.
Slično tome, možete koristiti isti testbench za GLS as well.
2] kompleks sdigital obrada signala dizajn
iste metodologije navedene mogu se koristiti.
Ljudi također koristiti Matlab u ovom slučaju

3] Ostali dizajni
Imamo razne HVLS i metodologijama dostupan danas.

Vera je comletely transformirati u systemverilog
e specman ce biti tamo za neke više vremena.

Ako je novi dizajn, onda je uvijek bolje koristiti
systemverilog temelji verifikacija metodologije OVM, VMM

obje metodologije moćan i ima dobru podršku.
Budući da obje metodologije koristite jezgru systemverilog
jezik mi dont imati problema jeziku.

Kada usporedite openvera i specman e, oba su potpuno
različitih jezika i metodologija izgradili na njima su nespojivi.
systemverilog rješava taj problem.ljudi mogu izgraditi vlastiti metodologija
korištenjem jezgre systemverilog jezikSystemverilog je budućnost verifikaciju.

BR
Amar

 

[anant]

Oba VMM & OVM su dobre za projektiranje testbenches koristeći systemVerilog.
ovm podržava sva tri jezika systemVerilog popularan, SystemC i E.
vmm podržava samo systemVerilog & prometuje sa VCS samo.

 

[dtn_me]

Da.Možete reći da smo odabrali metodologije ovisi alat ili dobavljaču.
Ako budemo koristili Synopsys VCS, mi svibanj morati izabrati VMM.Ako ćemo ići s Mentor, OVM poželjna je.

 

[powell_chow]

Znam malo o verifikaciju.Ali, mislim da je SystemVerilog je najbolji izbor verifikaciju.

 

[paulki]

Bok,
Temeljem Alat trošak, jedinstvenost (u smislu kako Dizajn i verifikaciji) Sustav je Verilog # 1 izbor, tu su alati dostupni na tržištu za bihevioralne Synthesis (kadenca C do Silicon).Tako da vam može pomoći da iz Architecture - Design-Verifikacija zatvaranja jednostavno.

Pavao

 

[ashiram]

Sada daya, Systemverilog je postao vrlo popularan za funkcionalna verifikacije.
Većina tvrtki koje mijenjaju njihove Verilog test klupa u sustav Verilog test klupu.
Lot OOPS mnogim koncepti su uvedeni u systemverilog postići reuseability podataka objekti

Hvala,
RAM

 

[jayTudu]

Koristite alate za open source ....To su zapravo vrlo cool .......

Idi za VIS alat.Vis je za CTL i LTL model checking .......