C
chacha
Guest
(Odnosi se na PDF privitak)
U simetrično opterećenje VCDL, dioda povezani PMOS i PMOS od iste veličine su spojeni paralelno.Vrata ostalih PMOS je spojen na kontrolu napona.
On je rekao da je variranjem napona otpor simetričnog opterećenja je raznovrsna i kašnjenja stanice kontrolira.
1/gm otpor paralelno PMOS tranzistor.Na taj način djelotvoran otpor opterećenje ne smije biti veći od 1/gm.
Pa kako kontrolirati napon može utjecati na kašnjenje?
Hvala.
U simetrično opterećenje VCDL, dioda povezani PMOS i PMOS od iste veličine su spojeni paralelno.Vrata ostalih PMOS je spojen na kontrolu napona.
On je rekao da je variranjem napona otpor simetričnog opterećenja je raznovrsna i kašnjenja stanice kontrolira.
1/gm otpor paralelno PMOS tranzistor.Na taj način djelotvoran otpor opterećenje ne smije biti veći od 1/gm.
Pa kako kontrolirati napon može utjecati na kašnjenje?
Hvala.