@ u Verilog

A

ASIC_intl

Guest
Je @ simbol koristi za vrijeme kontrole u Verilog synthesizable?Je @ (posedge clk) a synthesizable konstruirati?

 
Ako ja, gdje tebe, ja bih se konzultirati pisane knjige ili alat priručnika.

Synopsys HDL kompajler priručnik
npr. je dobar neki.Možete pretpostaviti da je većina detalja se primjenjuju na druge sinteza tools as well.
http://www.stanford.edu/class/ee108b/labs/verilog_reference.pdf

 
Vaš dokument ne odgovara na moje pitanje.

Može u meni pogledajte na stranici u dokument u gornji link gdje se piše o synthesizability od @ u Verilog?

 
ASIC_intl wrote:

Je @ (posedge clk) a synthesizable konstruirati?
 
http://www.cs.utah.edu/classes/cs3700/handouts/VerilogQuickRef3up2.pdf

 
Uvijek @ () se uglavnom koristi za dodavanje nekih elemenata u listi osjetljivosti na primjer

1.Uvijek @ (posedge clk) izjave pored predlaže kompajler za aktiviranje niza izvještaja pod uvijek bloka obično zatvara spojnica () u, ako je pozitivna rubu sat potaknuti ili aktivirati.
2.Uvijek @ (podaci ili resetira ili čitati ili is_legal
ili data_ready ili seenTrailing ili
seenZero ili nula ili bits_seen) slično saopsstenju pored aktivira code pod njim ako ima bilo kakvih promjena u varijablama unutar bloka uvijek sjećati prva izjava samo za pozitivne promjene rub ili rub diže ili kada signal koji ide od niskih do visokih.Added nakon 10 minuta:http://www.esnips.com/_t_/samir palnitkar? q = Samir palnitkar pokušajte preuzeti knjizi Verilog HDL by samir palnitkar iz tog vezu i da je uvijek je synthesizable @

 
Ali uvijek sinteza alat ignorirati timing control događaji poput posedge sat itd. koji se pojavljuju nakon simbola @.

Što je uslužni program od @ simbol da se synthesizable ako sinteza alat ignorira ove događaje poput posedge clk; (a ili b ili c) etc poslije simbola @?

 
Quote:

Ali uvijek sinteza alat ignorirati timing control događaji poput posedge sat.
 
Ignorissuchi šta to znači da je to do pogreške ili upozorenje pokušati biti specifični i što
je kontekst koji koristite da posedge @ clk?Added nakon 1 minuta:Mr ASIC_intl

 
Hi FVM

Tko ti je rekao ovo: "Ovako predstavljen u bilo koje konstruiraju priručnika je u osnovi synthesizable" ?!!!!
Mi smo išli kroz mnoge knjige inclucing osnove.

Hi prashanthknl

Ako ste stavili # potpisati synthsis alat ignorira ga.Ako stavite dodatni signal imenovan pomoćnim osjetljivost u popis, naći ćete ga ponovno synthsizes na neuspjeh.To je razlog zbog sinteze alat ignorira ove događaje poput posedge clk etc poslije simbola @.

 
Quote:

Tko ti je rekao ovo: "Ovako predstavljen u bilo koje konstruiraju priručnika je u osnovi synthesizable" ?!!!!
 
Hi FVM!

Može u fokusirati na stranicu gdje je zapisano da je synthesizable @ jasno kako govore?

Vjerojatno vas ne razumiju Didi konstrukata i synthesizability ispravno.Think molim i odgovor.

 
as such is synthesisable is as meaningful as discussing this for a { }
token.

Razmatranje i ako je kao takav @
synthesisable smisla, kao što je ovaj za raspravlja ()
token.Ja već napravili (negligibly pojednostavljen) izjavu u tom smislu:
Quote:

Sinkroni događaja (posedge, negedge) su podržani, nesinkroni nisu podržani.
 
HI Fvm

U priručniku su poslani link i synopsys.Je li jezik Verilog priručnik različite od toga?JA nađi synopsys DC Priručnik se razlikuje od priručnika čija je veza koju ste unijeli.Da li mislite da u potpunosti treba da pročitate dokument koji ste poslali na rad u Digital design?

 
Nažalost, ne znam na Synopsys DC priručnika.Što se tiče HDL kompajler priručnik, koja
je identična u dijelu dokumentima predviđeno Xilinx XST,
koliko sam vidio, mislim da
je jako poučan.Zato se koristi
npr. za nastavu Stanford, JA pogodak.Normalno, ti bi konzultirati specifičnim poglavljima radije nego ga čita u ukupnom.

To je korisno za mene u razumijevanju Verilog neke pojmove, kao što sam uglavnom koriste za VHDL FPGA design, Verilog ali samo na zahtjev klijenta ili uz postojeće IP.Drugi važan dokument je Verilog IEEE specifikaciju,
isto tako sadrži neke relevantne sinteze jezik elemenata koji su ispušteni u Synopsys priručnik, ako se sjećam desno.Ali to nije svrha da kažu što
je synthesisable u hardveru, uzrok je pokrivanje Verilog kod za simulaciju as well.

 
HI FvM

Obaviti u imati potrebe za VLSI inženjera u vašoj tvrtki sad?koliko godina iskustva su u gledate?

 
Osobno, ja sam radio kao konzultant bez zaposlenika, tako da ne moram zahtjevima.Sretno!

 
Hi FvM

Da li vaša tvrtka ima neke requiremnet?Added nakon 1 sata i 30 minuta:što je tvrtka u rad u?

 
Hi FVM

Da li mislite da u pisanje RTL treba znati što je prvi synthesizable konstrukata ste?

Ako nije tako, da jedan od dizajnera razumjeti intution u synthesizability od pisanja koda je on?

 
Quote:

Da li mislite da u pisanje RTL treba znati što je prvi synthesizable konstrukata ste?
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top