The VDD fluktuacija u DAC.

[Pitanje]

I dizajnirati DAC, koristeći trenutne upravnog arhitekture.Osnovni izvor trenutne ćelije voli donjoj slici.

The pristranosti napon dolazi iz pojasni sklop.to je stalan.Ali VDD će imati 5% do 10% fluktuacija becaues od izvora iz čip.Tako je trenutni output će promijeniti mnogo različitih VDD napon.

Kako mogu slove ovaj problem?Molim Vas, dajte mi neki savjet.To je slučaj nužde!

Puno ti hvala.
Žao nam je, ali morate prijaviti da biste vidjeli u ovom prilogu

 

[xuel]

dodaj velika kapa između biasp i vdd

 

[maxwellequ]

What do you mean by "The pristranosti napon dolazi iz pojasni krug."-> Da li je spojen direktno na VBG?Ako da, to nije način na koji to treba učiniti.The pristranosti napon mora biti izrađen po sadašnjem ogledalo (i jednostavnije rješenje je tranzistor spojen kao dioda).

Sadašnja da ide na taj diodni spojen tranzistor svibanj biti definirane od strane VBG i po otpornik.

Pozdravi

 

[VVV]

Ako Vbias čuva konstantan u odnosu na Vdd,
a ne u odnosu na GND, onda će se vaš trenutni konstantan i DAC će raditi ispravno čak i sa velikih Vdd varijacija.
Dakle, koristiti referentnu seriju precizno spojen između Vdd i Vbias.

 

[Pitanje]

maxwellequ wrote:

What do you mean by "The pristranosti napon dolazi iz pojasni krug."
-> Da li je spojen direktno na VBG?
Ako da, to nije način na koji to treba učiniti.
The pristranosti napon mora biti izrađen po sadašnjem ogledalo (i jednostavnije rješenje je tranzistor spojen kao dioda).Sadašnja da ide na taj diodni spojen tranzistor svibanj biti definirane od strane VBG i po otpornik.Pozdravi

 

[arsenal]

Pitanje je napisao
/ la:

I dizajnirati DAC, koristeći trenutne upravnog arhitekture.
Osnovni izvor trenutne ćelije voli donjoj slici.The pristranosti napon dolazi iz pojasni sklop.
to je stalan.
Ali VDD će imati 5% do 10% fluktuacija becaues od izvora iz čip.
Tako je trenutni output

~~~~~~~~~~~~~~~

znači šta?

će se promijeniti mnogo različitih VDD napon.Kako mogu slove ovaj problem?
Molim Vas, dajte mi neki savjet.
To je slučaj nužde!Puno ti hvala.

 

[yeewong_su]

Koristi trenutni izvor gen iz pojasni, a ne promijeni s vlasti.Tada ogledalo na DAC mob.

 

[lianming1]

dobra ideja, ali kako se generira trenutni?i šta to misliš by "ne promijeni sa snagom"?

 

[yeewong_su]

lianming1 wrote:

dobra ideja, ali kako se generira trenutni?
i šta to misliš by "ne promijeni sa snagom"?

 

[lianming1]

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Osmjeh" border="0" />ali ono što ja mislim da ima neke trenutne disadvanges zbog otpornik,
Mislim da to nije savršeno

 

[andy1]

Pokušajte koristiti analizator spektra i vidjeti buke spektar frekvencija koje Vdd čvor.

zatim pokušajte dodati odgovarajuću kapu (koje je na tim Q buke frekvencije).

Također dodati ferita perle ili moć artičok.

 

[lmlee]

dobar, ali ima nekih čudnih buke znakovi, znaš, možda je occure u određenom vremenu i određenim enviroemnts.

 

[jiangwp]

Mislim da je DAC koristiti skala za tekuću, ako referenca promjene, s druge tekuće ljestvica također promijeniti.

Ali možda, mjerilo nije isto, tako da uzrok erro.

Možda možete dodati decouple kondenzator na VDD.

 

[one9]

Pokušajte PMOS tekuće zrcalo pojasni generirana za tekuće.Vgs zadržati konstantan od konstantnom strujom, čak VDD ima varijaciju.Added nakon 1 minutaokušajte PMOS tekuće zrcalo pojasni generirana za tekuće.Vgs zadržati konstantan od konstantnom strujom, čak VDD ima varijaciju.