systemC i systemVerilog

[elvishbow_zhl]

Could anybody tell me about razlika i mogućnost systemC i systemVerilog.Čini se da systemC podržava kadenca i SystemVerilog po Synopsys.i obje su stvorena za sistem i RTL-a i verifikacije.

 

[khorram]

SystemC:
1) na temelju C
2) se koristi za dizajn sustava
3) je koristan u sustav verifikacije
4) je korisna za model sustava u transakcije na razini
5) korisno za hardver / softver co-co-dizajn i verifikacije
6) podskup C
7) Implementacija simulatora (C kompajler) je slobodno dostupan<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Hladno" border="0" />

Arhitektura i verifikacija

SystemVerilog:
1) se koristi za dizajn Hardware
2) se koristi kada ćemo potvrditi blokirati na razini dizajna
3) je nadskup tradicionalnih Verilog
4) može se koristiti na RTL-u i gete razini opisa
5) dodaje mnoge mogućnosti kako bi podržao
/ verifikacije (npr. tvrdnji)
6) dodaje mnoge funkcije iz VHDL koji su nedostajali u verilog
7) RTL & Gate razini Dizajn i verifikacija

Rgds
KH

 

[Anjali]

sistem C - transakcije na razini modeliranje
sustav verilog - razina signala modeliranje

 

[elvishbow_zhl]

Usput,
što je razina transakcija definitivno znači?
Kao što ja znam u ASIC oblikovanje toka: postoje samo
SPEC-> ponašanje> RTL-> GATE-> tranzistor

 

[xworld2008]

Transakcija razina model je samo za potvrdu ili simulaciju, to je samo model podataka kontrolu.
I volim iskoristiti systemverilog, jer korištenje systemc je ko-simulacije, potrebno je dva alata i dva jezika pokrenuti.i systemverilog je nadskup verilog, tako da samo jedan alat i jedan jezik, mislim da će imati malo pitanje.

 

[maxsnail]

systemc glavna prednost poluge iz C jeziku.
ali to je teško za hw dizajner naučiti.
sad cadence dodati neke verifiction biblioteka poput scv, CVE i VIC,
focuse na RTL / čipu / blok verifiction.
pepole može značiti jednu knjigu pod nazivom "advaced verifikacija"
sustav verilog, trenutno sysnopsys je vođa.
ali sada nisam pronašao napuknut dozvola,
nada iduće godine moja tvrtka će nadograditi 2005.06.sigh ....
ga je zamijeniti e i vera.

 

[eeeraghu]

SystemC uglavnom na razini sustava, projektiranje Arhitektura Opis i verifikaciju na razini sustava.
Sustav Verilog Nove značajke kao što su tvrdnje i druge važne značajke koriste za dizajn, kao i verifiction.

 

[shreeks]

khorram je apsolutno u pravu, želimo naglasiti par stvari ovdje.
1.SystemC hasn't je dokazano dobar s RTL-a
2.SystemVerilog izbjegava PLI uskih grla na dobar mjeri u odnosu na SystemC ili bilo HVL.To može povećati brzinu simulacija strahovito.Glatka Sučelja između RTL-a i Testbenches i čak simulator
3.DPI je još jedna značajka za SystemVerilog
4.Sa stajališta programera SystemC je najbolje za verifikaciju, ali SystemVerilog će neki to dugo ostati

 

[skpatel73]

SystemC je izgrađen u puno simulatori sada, uključujući Modelsim i Aldec.To znači da se ne PLI i nema usporavanja u runtime.

C mogučnost za SystemC ne treba podcjenjivati.Ako ste bili će napisati istu potvrdu suite u SystemC i SystemVerilog, vjerujem SystemC verzija će biti mnogo lakše i brže pisati.Osim toga, budući da svojim native C , možete inkorporirati C-modeli ili kao iz sustava momci i dobiti puno tighter spojka za namjeru dizajna.A, budući da je C , možete dati primjere SW momci rade kod graditi na off, i možete koristiti samostalno kernal sučelje za vozača i zapravo koristiti isti kôd za provjeru voziti natjecanje i chip valjanosti u lab.To parove i uzvodno i nizvodno.SystemC je teško naučiti, a što sam spomenuo nije trivijalan za napraviti, ali je pomogao nam je ogromno.

To se, rekao je, ja to skloni vjerovati da ljudi koji koriste Verilog će završiti koristeći SystemVerilog, a VHDL korisnik htijenje kraj gore koristeći SystemC, tako da će co-postoje dok sljedeća najbolja stvar dolazi zajedno.

Samir

 

[Andromeda]

Mi smo Verilog korisnike i mi kraj s SystemC-Verilog cosimulation.
To je istina da je (za kadenca alat za sigurno) nema jezika-za-jezik za nadzemne SystemC-Verilog cosimulation, tako da cijela DPI stvari nije prednost, ali problem (jedan od PLI brže, ali ipak ...) za SystemVerilog.
Trenutno, ljudi se početi koristiti SytemVerilog za verifikaciju samo, nije naširoko koristi za dizajn ali zbog ne-kompletan alat za podršku (čak i sa Synopsys alat).
U međuvremenu, SystemC je naširoko koristi za arhitekturu razinu modeliranje i ponavljanje, TLM-a (transakcija na razini modela) postaje neprocjenjiv dio dizajna toka.
SystemC i SystemVerilog preklapaju na području verifikacije.Zbog provjere ponovno korištenje komponenata kroz različite razine složenosti (od blok-razini, kako bi na razini sustava verifikacije) nitko ne miješa SystemC i SystemVerilog provjere na istom projektu.
Moja oklada je SystemC (ne samo sa VHDL, a ne samo u ne-SAD).To je jednostavno više otvoren, čip, lakše se miješati sa svim C / C ostavština, idealno za razvoj arhitekture, HW-SW co-razvoj.
JA dont 'vidjeti bilo koji SystemVerilog ima prednost nad SystemC za provjeru svrhe.A ako ne sve, osim na RTL-u kod SystemC, RTL automatsko generiranje koda alata već su u razvoju.
Ono što je zanimljivo je korištenje UML-u cijeloj igri ...

 

[skpatel73]

Imate li kakvih linkova za korištenje UML-a sa SystemC?Nisam čuo za bilo kakve napore u tom pogledu, ali zvuči zanimljivo!

 

[khorram]

Quote:

Imate li kakvih linkova za korištenje UML-a sa SystemC?
Nisam čuo za bilo kakve napore u tom pogledu, ali zvuči zanimljivo!

 

[gabeusse]

postoji nekoliko članaka te moć ištanje to preuzimanje datoteka obrasca na web, pokušao sam ih uploadati, ali moja mreža Zar, t je dozvoljeno.njihova imena su:

UML modela za SystemC
SystemC kod iz UML modela

oni su oba na PDF-u

 

[s8319]

Mislim da je jedini različit je što neki je bolji po supportted eda softver, ako kadenca i Synopsys sve je izjavio da SV pobijediti, onda SV pobijediti.No, njihove su natjecanja, NC vole SC i vcs preferirati SV, tako što neki je bolji ovisi o tome kako će biti podržane i popularizirao