H
harsha44
Guest
Hi ppl,
Trebam dizajn sve digitalne PLL (ADPLL) će biti uključene u SDR za generiranje potrebnih signala CLK.Trebam to znati ako je moguće provesti sve-digitalni dizajn na FPGA rubrici od Digitalno kontrolirani oscilator (DCO) zahtijeva visoke frekvencije sat se hraniti ga.No, trebam roditi sljedeće signale koristeći samo jednu 100MHz clock:
200MHz
300MHz
42.8MHz
21.4MHz
10. MHz &
0.1MHz
Budući DCO potrebe drugog takta signala da funkcionira, im u realnom škripac ovdje jer imam samo jedan signal na raspolaganju za mene: referentne frekvencije 100MHz.
Molimo vas predlažemo neke put okolo ovaj ili bilo arhitektura pogodan za FPGA design.
Trebam dizajn sve digitalne PLL (ADPLL) će biti uključene u SDR za generiranje potrebnih signala CLK.Trebam to znati ako je moguće provesti sve-digitalni dizajn na FPGA rubrici od Digitalno kontrolirani oscilator (DCO) zahtijeva visoke frekvencije sat se hraniti ga.No, trebam roditi sljedeće signale koristeći samo jednu 100MHz clock:
200MHz
300MHz
42.8MHz
21.4MHz
10. MHz &
0.1MHz
Budući DCO potrebe drugog takta signala da funkcionira, im u realnom škripac ovdje jer imam samo jedan signal na raspolaganju za mene: referentne frekvencije 100MHz.
Molimo vas predlažemo neke put okolo ovaj ili bilo arhitektura pogodan za FPGA design.