Sb.

[walkon]

Sb.mogao pokazivanje mene neki mješoviti VHDL dizajna i Verilog kod?premještena ovdje DavorinaŠto je dovraga to ima veze s "analogno prospajanje dizajn"?
(O;Molimo post u pravo poglavlje sljedeći put!

 

[khorram]

Ako imate ModelSim na vašem sustavu, možete naći na primjeru mixedHDL mapu ModelSim instalacijski direktorij.Ako ga nemate, javite mi se poslati na vas.

Pozdravi,
KH

 

[walkon]

Hvala na odgovor,
moj modelsim verzija je 5,3 u Solarisu
kad pokušam vcom set.vhd, ona kaže
to ne mogu učitati work.std_logic_util

 

[taotaocui]

vam opisati jedan modul koristeći Verilog i druge pravne osobe pomoću vhdl.i top level ili koristeći bilo Verilog vhdl koji se odnosi na obje Verilog modul i vhdl entiteta.onda je to mix vhdl i Verilog dizajn.

 

[wenwenyiyi]

nema mnogo razlika između korištenja Verilog odvojeno i koriste Verilog i vhdl, osim što ih koristiti na isti modul