Sat šestar

[Tom2]

Pokušavam se koristi kod za sat djelitelj da ga koriste za FPGA.I je napisao kod i ja testirani na modelsim i right.The problem je da se na sintezi (Xilinx) imam upozorenje o izvitopereni koji stvaraju problem kada sam se FPGA i FPGA ne rade ok.
Je li bilo tko tko znati problem i što sam učinio krivo na broj ?????
Kod je pellow:-------------------------------------------------- --------------------------------
- Tvrtka:
- Projekcija:
-
- Stvaranje Datum: 10/02/2006 17:11:51
- Dizajn Ime:
- Modul Naziv: divider - Bihevioralna
- Naziv projekta:
- Ciljana Uređaji:
- Alat verzije:
- Opis:
-
- Zavisni teritoriji:
-
- Revizija:
- Revizija 0,01 - datoteka stvorena
- Dodatni Komentirajte:
-
-------------------------------------------------- --------------------------------
library IEEE;
uporabu IEEE.STD_LOGIC_1164.ALL;
uporabu IEEE.STD_LOGIC_ARITH.ALL;
uporabu IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment sljedećih biblioteka deklaracije ako instantiating
---- Bilo Xilinx primitivi u ovom kodu.
- Knjižnica UNISIM;
- Koristiti UNISIM.VComponents.all;

entiteta je divider
Luka (sat: u STD_LOGIC;
Clock2: STD_LOGIC out);
end divider;

arhitektura bihevioralne i djelitelja je

signala counter: STD_LOGIC_Vector (31 downto 0): = (X "00000000");
signal sud: STD_LOGIC: = '0 ';

početi
Proces (Sat, sud)
Početi
ako rising_edge (sat) tada
counter <= brojac 1;
ako je brojač = 100000000 onda
counter <= (X "00000000");
Cout <= nije sud;
drugo
Cout <= sud;
end if;
end if;
Clock2 <= sud;
Kraj Napredak;

end Behavioral;

 

[lordsathish]

Hi Možete li reći što je upozorenje da ste dobivanje ...

Mislim da ovaj kôd može biti bolje za vas ...ja navika pokazivanje bilo koji upozorenje nadam se ...

KNJIŽNICA IEEE;
KORIŠTENJE ieee.std_logic_1164.all;
KORIŠTENJE ieee.std_logic_arith.all;
uporabu ieee.std_logic_unsigned.all;SUBJEKTA barca JE
- Deklaracije
Luka (sat: u STD_LOGIC;
Clock2: STD_LOGIC out);

END Barca;

- HDS interface_end
ARHITEKTURA ars Barcelonine JE
signala counter: STD_LOGIC_Vector (31 downto 0): = (drugi => '0 ');
BEGIN
Proces (Sat)
Početi
ako rising_edge (sat) tada
counter <= brojac "00000000000000000000000000000001";
ako je brojač = "10000000000000000000000000000000" onda
counter <= (drugi => '0 ');
end if;
end if;

Kraj Napredak;

Clock2 <= brojac (31);END ars;

 

[Iouri]

Zašto vam je potrebna drugi "ako", što možete učiniti cout <= brojac (31);

Također Opći komentar kada to učinite ponovo bolji će biti counter <= (drugi => '0 ');pozdrav

 

[cheggy]

counter <= brojac 1;

... I to radi sama

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Osmijeh" border="0" />

!