RTL razini vrata na razini

[Edward_2288]

hi, u čemu je razlika između sljedećih Verilog kod?ono što će svaki od njih biti synthesised
da?
hvala.

Uvijek @ (posedge CLK ili negegdge RESET)
započeti
if (! RESET)
Q <= 1'b0;
else if (A == B)
Q <= 1'b1;
drugi
Q <= D;
kraj

Uvijek @ (posedge CLK ili negedge RESET)
započeti
if (! RESET)
Q <= 1'b0;
drugi
započeti
if (A == B)
Q <= 1'b1;
drugi
Q <= D;
kraj
kraj
Last edited by Edward_2288
16. studeni 2004 3:32, edited 1 put ukupno

 

[eda_wiz]

Obično u STD cell libswhen u tvrditi RESET pinski izlaz će biti nula.

U drugoj kod od vas napisao ouput dok je 1
! RESET ..pin koji će biti spojeni na Asinkroni SET pin od flipflop ...

ofcourse (A == B) dio zaključiti neke logike kombinirani

nada ovo pomaže

rgds
Last edited by eda_wiz dana 02 tra 2006 13:00, edited 1 put ukupno

 

[Johnson]

Edward, što je s Vašim znači ovo pitanje?Vedro Pitanje => jasan odgovor

 

[wadaye]

Edward_2288 wrote:

hi, u čemu je razlika između sljedećih Verilog kod?
ono što će svaki od njih biti synthesised

da?

hvala.Uvijek @ (posedge CLK ili negegdge RESET)

započeti

if (! RESET)

Q <= 1'b0;

else if (A == B)

Q <= 1'b1;

drugi

Q <= D;

krajUvijek @ (posedge CLK ili negedge RESET)

započeti

if (! RESET)

Q <= 1'b1;

drugi

započeti

if (A == B)

Q <= 1'b1;

drugi

Q <= D;

kraj

kraj

 

[heartfree]

To je stvarno ainteresting ...
Inače, oboje prvi i drugi će biti synthesised se asyn reset DFF.
Ipak, mislim da je razlika u tome,
prva će biti DFF s Load_EN (A == B),
drugi mux će biti ispred DFF.
Ovo je moje mišljenje, sve će se raspravljati o dobrodošli

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Osmjeh" border="0" />

 

[khorram]

Prva će se jedna sinteza nesinkroni reset koji je povezan s NE (RESET).A drugi će sinteza nesinkroni jedan set koji je povezan s NE (RESET).Budući da ste dodali (negedge RESET) u uvijek liste.ostale dijelove će se istovrijednost.

Pozdravi,
KH

 

[Edward_2288]

bok,

ispričavam se na bilo koji uzrok confusions.

drugi broj iznad bi trebao biti "if (RESET) Q <= 1'b0" umjesto "" if (RESET) Q
<= 1'b1 ".

što mislim da je:
1.oni će biti umjetni combinational u logici ili registrira ili oboje?
2.oni su bilo kakve razlike među njima?
3.koje je bolje?

hvala.

 

[khorram]

Quote:

: 1.
oni će biti umjetni combinational u logici ili registrira ili oboje?

 

[ram]

Kao što je po mom promatranje prvi stil će dati prioritet za kodiranje sastoji od D flipflops gdje kao drugi sytle će dati jedan multipleksor s 2:1, što je na izlaz,
i jedna od njegovih unosa je izlaz D flipflop, drugi ulaz u mux konstantna vrijednost .

 

[supercst]

obojica će biti u sintezi nesinkroni registrima.ali drugi bi trebao biti "posedge Reset"
Ne znam što će se dogoditi ako je napisana kao ti, možda warining ili ne resetira, ali prva stvar je jezik se koristi za opisivanje sklopove,
a ne zbog opisivanja "jeziku sintaksa".

 

[Edward_2288]

hi, supercst ... zašto drugo bi trebalo biti posedge RESET? thx

 

[niuniu]

Ja sam ga probati u DC, i obradio i sastavio dizajn su isti za oba slučaja.Oni su isti i sve su to prijaviti asyn reset.

 

[haosg]

hi svi
Sada je veoma intellegent dc, ako kodiranje s kod vodiča ili Verilog standard, njegova rezultati su vrlo
prihvatljive.
mi bi trebao staviti na vrijeme složeniji stvar.
Na primjer, još jedan topic o "izgled tablica"