V
voho
Guest
Hi all
Konfiguracija je proces utovara dizajna bitstream u FPGA unutarnji oblik memorije.Readback je taj proces čitanja podataka.
Ako netko može pomoć mene uvijek ako je ovaj događaj:
CAPTURE_VIRTEX komponenta se koristi u FPGA dizajn za kontrolu vremena kada logika
stanja svih registara su zarobljeni na konfiguraciju memorije.CLK pin svibanj biti drivenby svaki sat izvor koji bi sinkronizirati Hvatanje za mijenjanje logika države
registrima.
Hvala za pozdrav
Konfiguracija je proces utovara dizajna bitstream u FPGA unutarnji oblik memorije.Readback je taj proces čitanja podataka.
Ako netko može pomoć mene uvijek ako je ovaj događaj:
CAPTURE_VIRTEX komponenta se koristi u FPGA dizajn za kontrolu vremena kada logika
stanja svih registara su zarobljeni na konfiguraciju memorije.CLK pin svibanj biti drivenby svaki sat izvor koji bi sinkronizirati Hvatanje za mijenjanje logika države
registrima.
Hvala za pozdrav