Rasijecite od 3 sata na 30 MHz??

[CADDevil]

Zdravo,

itko zna jednostavan način kako da podijelimo frekvenciju by 3?

Cijeli problem je kako slijedi ...

Imam TTL signala kompatibilan sa frekvenciju od 10 MHz.Trebam mnošenja frekvenciju od 3, zato što mi je potrebno 30 MHz kao doprinos AD9851 DDS čip.

Dakle, ja osmislili jednostavan PLL umnožitelja (NE564) te mi je potrebno "podijele po 3" sklop u povratna petlja.
Ja testirani jednostavan synchronnous djeliocem sa 2 D-flipflops (74HC74) i jedan NOR, ali za postavljanje vremena i kašnjenje je predugačak za 30 MHz.

Svatko ima neke ideje kako da to napravite?Logike ili obitelj koja je u stanju raditi ispravno na 30 MHz u ovom sklop?

Ne želim koristiti ECL čips,
želim biti u mogućnosti za napraviti Internet sa normalnim HCMOS / TTL čipovima.

Thx za bilo kakvu pomoć

 

[Stoyanov]

CadDevil,

Ako želite više vaš signal 10MHz do 30MHz, a najjednostavniji način
umjesto pomoću PLL postoji.
10MHz u svoj spektar pravokutnog signala već imate 30MHz u minus 10dB (oko 3 puta) niže od temeljnih.Morate dodati pojasni filtar, sinkroniziran na 30MHz i pojačalo (74HC04 inverter, pristrasan u regiji aktivno uz pomoć jedne povratne otpornik) i dodatni 74HC04 nakon pojačalo.Možete koristiti inverters iz AHC serije, LCX serije previše - oni su brži od HC.
Bacite pogled na Wenzel Associates web stranica.Ćete naći neke korisne informacije
tamo.Ako vam je potreban primjer simboličan, PM me.

Srdačan pozdrav,

ŠTO

 

[electronlover]

Umm, ako želite, možete koristiti dva flip-flops spojeni tako kao:

čvor f ---- | D QB | ----- | DQ | ---- čvor fsa satom ne prikazuje.To daje razdijelite po tri.Ali radnog ciklusa nije 50%.Ako je Vaš pll koristi pfd (rub pokrenule) to nije problem.Ali, ako ga koristi multiplikator ili xor, onda njegova muka.Dakle, morate staviti pomnožiti sa 2 ispred ovoga, a zatim nesinkroni Razdijelit 2 poslije.The pomnožiti sa 2 je samo odgođen verzija ulaz i ulaz kroz xor vrata.The razdijelite po 2 je samo flip skljokati s D input vezan za njen output QB.
Nadam se ovo pomaže.

 

[strabush]

zašto ne koristiti 74AC74?to bi trebalo biti dovoljno brzo.

 

[Uko]

možete koristiti jednostavne PLD s sinkrona brojila modulo tri.
pošaljite mi poruku, ako je potrebno vhdl opis, bye ukočen

 

[CADDevil]

Thx a lot.

Ja ću koristiti 74AC74, čini se kao jednostavan rješenje.

 

[Sinatre]

Pozdrav CADDevil.
Imao sam radila sa sličnim hings prije i savjetuje da bi slijediti upute iz Stoyanov.
Ne trebate bilo kakve PLL to učiniti jednostavnim poslom.
Samo bandpassfilter slijedila je invertirana 74hc04 trebali obaviti posao.Također možete koristiti smith pokretati kao 74ac14 nakon filter ....
Ako zaista želite djeliocem bih vam reći da koriste programirljiva counter poput 74hc193 programirati za odbrojavanje dolje i učitati sa zadanom vrijednosti od 3.
2 dff 74ac74 kaskadna će također raditi, već sam ispitao ga.Ali, na žalost svih rješenja koristeći razdjeljivača će dužnost cicle razlikuje od 50%.
Možda ako se umnožiti i podijeliti po još kao 6 broj možete dobili osloboditi od ovaj problem ....
Pozdrav svima vama
S.

 

[CADDevil]

Sinatre: znam o problemu s radnog ciklusa.Zaboravio sam napomenuti da sam koristeći div 2 (10
- 5 MHz), a nakon div 3 protuobavijest, bit će div 2 u povratna petlja (ukupno div 6 50%
radnog ciklusa).

Ideja sa trećim harmonik je zanimljiv.Ja ću pokušati dizajn i testiranje filtra i ja ću vidjeti ...

 

[omara007]

Sasvim je napisao
/ la:

možete koristiti jednostavne PLD s sinkrona brojila modulo tri.

 

[echo47]

Omara007 - ne koristite modul operator.Većina alata za sintezu su previše glupi da podijele po nešto, ali ovlasti dva.
Umjesto toga, jednostavno izgraditi protuobavijest da ide 0, 1, 2, 0, 1, 2, ...koristeći neke druge aritmetika.Ako niste sigurni kako to učiniti, recite nam koji jezik koji koristite, a nekome može vam pokazati primjer.