Pulse Generator Problem

[Rubova]

Bok svima,

Ja sam newbie u FPGA i Verilog.Ja sam trenutno programiranje 2 puls generatora izvodi istovremeno koristeći vanjski sat.Im 'koristeći ciklonskog 2 na DE2 odbora.Pokušala sam napisati koda od nule i simulacija ispalo točno kao što sam htjela da bude.Ali problem dolazi kad sam skinuti kodove u chip, JA dont 'dobiti bilo koji izlazni.Im 'koristeći 10Mhz sat.

Moji kodovi kao ispod:

Code:

modul pulgen2 (

reset_clk,

out_clk,

out_clk2,

count_ena,

count_clk

);Unos //----- Portovi -----

ulazni reset_clk;

ulazni count_ena;

ulazni count_clk;//----- Output Ports -----

out_clk output;

out_clk2 output;/ /-Input Data Type-Portovi

žica reset_clk;

žica count_ena;

žica count_clk;/ / Output Ports-Data Type -

žica out_clk;

žica out_clk2;Interni //--- Evidencije ---

reg [13:0] count;

reg reset_cnt;

reg temp_out1;

reg temp_out2;/ / Izlaz-Dodijeli internih registar -

dodijeliti out_clk = temp_out1;

dodijeliti out_clk2 = temp_out2;
//------ Counter ------

Uvijek @ (posedge count_clk)

if (reset_clk)

započeti

count <= 0;

krajelse if (count> = 10000-1)

započeti

count <= 0;

krajdrugi

begin: TAČKA

dok (count_clk)

započeti

count <= count 1;

onemogućiti COUNT;

kraj

kraj
/ / Start-Stop i impulsima -

Uvijek @ (posedge count_clk)

if (reset_clk)

započeti

temp_out1 <= 0;

temp_out2 <= 0;

krajelse if (count_clk)

započeti

slučaja (count)

8'h00000000: temp_out1 <= ~ temp_out1;

8'h00000002: temp_out1 <= ~ temp_out1;

8'h0000000F: temp_out2 <= ~ temp_out2;

8'h00000015: temp_out2 <= ~ temp_out2;

endcase

krajendmodule