problema oko brzine (FPGA design)

B

bjzhangwn

Guest
Imam oblikovati sučelje sa Xilinx xc2v1000-4fg256, ali je samo maximun frekvenciji 130MHz, sistem requre 150MHz.What mogu učiniti, ja ne urediti vremensko ograničenje, jer ne znam, želim znati ako xc2v100-4 može primiti velike brzine?

 
The XC2V1000-4 takta sposoban je negdje oko 500 MHz, ako design * * jako pažljivo.

Pregledajte Vašu Vrijeme izvještaja naći brzinu usko grlo.Najčešći uzrok je previše logike između flip-flops.Vi vjerojatno trebate cjevovod vaš dizajn više pažljivo.

Pročitajte Constraints vodič da biste saznali kako se prijaviti timing constraints.Neki to je zbunjujuće, pa pročitajte pažljivo!

 
Učestalost u siplify logfile sada može doći do 150m, no kad sam se i pravac ISE izlaz sa greška "Komponenta kašnjenje prelazi ograničenje" Što je problem?

 
Jeste li koristili sat DLL?To bi moglo ubrzanje a lot.

Također, ako pokrećete sinteze koje navedem frequenty ciljati na 150MHz, probati trčanje Internet sa specifikacijom viših frekvencija.

 
Za maksimalnu perfomance
napraviti dizajn sinkroni i duboke cjevovod.
Koristite sputavanjem, uklonite lažne i multicycle put.

 
probati pomoću alata kao što su sinteza synplify.One obično daju bolje rezultate od Xilinx ise

 
Tkanks, Moja je sinkroni dizajn, ali ja ne znam kako cjevovoda u mom dizajnu, sam zbunjena s vremenom prinuda, može netko pomoć mene?
Što bih sputavanjem dodaj kada sam dizajnirati highseed projekt, što da je stalo, ako želim dobiti velike brzine i visoke pefermance!

 
bjzhangwn wrote:

Tkanks, Moja je sinkroni dizajn, ali ja ne znam kako cjevovoda u mom dizajnu, sam zbunjena s vremenom prinuda, može netko pomoć mene?

Što bih sputavanjem dodaj kada sam dizajnirati highseed projekt, što da je stalo, ako želim dobiti velike brzine i visoke pefermance!
 
synplify koristiti za systhesis i koristiti ga optimizirali za područje i trud stavili visoku razinu.Vaše brzina će poboljšati

 
u systhesis alat i korištenje je synplify, ako se on automatski synplify (pipelined i optimizirati), ako mi je potrebno dodati datoteke sputavanjem kad sam systhesis!

 
bjzhangwn wrote:

u systhesis alat i korištenje je synplify, ako se on automatski synplify (pipelined i optimizirati), ako mi je potrebno dodati datoteke sputavanjem kad sam systhesis!
 
ste prvi put vidjeli najgore staze ili kritične staze.zatim pomoću ograničenja na kritičnim constarain staze.možete umetnuti manyally kvaka cjevovodom u crtical put i put podijeliti u dvije ili više, to će sigurno riješiti vaš problem

 
Constraints reći usmjerivač to probati teže da ispune vaše vrijeme, ali to ne jamči uspjeh.Korištenje bolji kompajler svibanj poboljšati brzinu previše, ali obično nije dramatično.

Saznajte kako podijelite vaš dizajn na manje jednostavnije cjevovod stadija.Ako se to pravilno, trebali biste vidjeti velike brzine poboljšanja.

Međutim, ako koristite sporiji FPGA značajki kao što su umnožitelja ili RAM-a, onda će se vaš brzina ograničena od strane onih značajki.

 
OK!

" approach.

možete poboljšati svoj dizajn brzina pomoću "Physical Sinteza"
pristup.Postoje neki alati koji mogu to učiniti za Vas:

1) "AmplifyŽ prostornog optimiziranje Softver" iz synplicity.
vidjeti u prilogu. pdf datoteku koja je dobra aplikacija napomena o "Korištenje alata za optimizaciju pretjerivati prostornog Xilinx modularni dizajn".

2) "Precision prostornog Sinteza" iz mentora.Prilog izbrisana DavorinaRazlog: slobodno dostupan na adresi: www.synplicity.com/literature/ pdf / amp_mod_des_app_note.pdfUpozorenje: # 5
 
bjzhangwn wrote:

Ali ako ja koristiti ograničenja, brzo će se usporiti!
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top