problem oko DDS

[skycanny]

Ja sam dužan provesti sinus wave generator i frequence raspon
0.005hz da 5000hz.S obzirom na sat 100mhz, problem je da li mogu DDS generator ove frequence raspon sinusni val.Ako je moguće, koliko bitova ima acc faza, kao i koliko dugo sinus tablici (a cijela razdoblja)
Ima li netko reći mene kako to computate ovih paremeters?
Bilo koji pomoć bi bilo poštovati!

 

[freeinthewind]

ako je ur referentnog takta 100Mhz, možete generirati najviše 50Mhz.pa mislim da u ovom frequence može generirati raspon.
možete napraviti ur parametar listi matlab.after generira koristeći ga, u potrebu da ga je promijeniti iz plutajući na fiksni.

 

[skycanny]

Hvala za odgovore
The critical problem je koliko bitova ima accmulator faza, kao i koliko dugo stol

 

[Renjith]

ru provedbi DDS na Xilinx FPGAs?
ako je tako, sa svojim vrlo lako DDS IP jezgri.
Ako želite napisati kodiranje za isto,
a zatim uputiti DDS tablični sa Xilinx web.it daje vrlo jasnu sliku za DDs dizajn.
5K je itekako ostvariv witha takta 100 MHz.
Ali, dizajn će biti ogromna, ako ste se ići na ,005 Hz rezolucije.
Samo 1Hz rezolucije sama će se 27 bitova za fazu kolektor,
,005 Hz i odvest će rezolucija 35 bita faznih gramžljivac
Navedena tablični će vam dati jasnu sliku o tim kalkulacijama.

 

[skycanny]

hvala za odgovore
Imam ga provodi
Ja podijeljen na 100mhz na oko sat 5mhz consequentialy na bitova faznih gramžljivac droped.
Ali vala nije glatka promatrane kroz oscillograph jer LP ima higt zaustaviti frequence.
U tablici je rom sinus generira corgen, što čini teško seliti ovaj DDS na različitim FPGAs
Zato sam za provedbu rom od primitivnih VHDL umjesto Xilinx corgen, i to čini se da je teško, jer sam novi u vhdl i FPGA.
Ja se nadam ľeljno netko reći mene kako to opisati rom u VHDL.

Bilo koji pomoć bi bilo poštovati!

 

[Renjith]

skycanny wrote:Ja se nadam ľeljno netko reći mene kako to opisati rom u VHDL.

 

[power-twq]

trebali odrediti izlazni signal
je
frekvencija i faza preciznost Preciznost prvi.

ukoliko je faza 1 stupanj preciznosti, zatim 9 bita za acc

su dovoljni.jer je 1 / (2 ^ 9) * 360 <1degree.

Dakle, sinus tablice je potrebno 512 deepth.

za druga pitanja, možete posjetiti web stranicu kako www.analog.com

traži neke srodne DDS dokument.

srdačan pozdrav

skycanny wrote:

Ja sam dužan provesti sinus wave generator i frequence raspon

0.005hz da 5000hz.
S obzirom na sat 100mhz, problem je da li mogu DDS generator ove frequence raspon sinusni val.
Ako je moguće, koliko bitova ima acc faza, kao i koliko dugo sinus tablici (a cijela razdoblja)

Ima li netko reći mene kako to computate ovih paremeters?

Bilo koji pomoć bi bilo poštovati!

 

[freeinthewind]

Mislim da biste trebali simulirati sustav. simulacija će dati u specifikaciju dizajn, kao što je broj bitova u fazu kolektor i veličina pregledna tablica.

 

[mobile-it]

Hi, Imam pitanje u vezi ovog: da li je moguće primijeniti DDS za FM prijem u FPGA?može netko popuštanje mene neki primjeri?hvala