M
mindstream
Guest
Hi friends
U mom projektu je faza u kojoj ja dobiti 8 uzoraka od 32 bita po clock cycle
in first
cycle , x( 8 ),x(9),...x(15)
in second
cycle like that)
(recimo x (0), x (1 x ).... (7)
u prvom
krugu, x (8), x (9 x ),... (15)
u drugom
ciklusu kao što je to))
ukupno ja hav 8 set takvih uzoraka (tj. ukupno 64 uzoraka)
and then send them in the order
trebam grupa svih tih 64 uzoraka,
a zatim ih poslati u redin first
cycle , x(1),x(9),x(17),.......x(57)
in second
cycle etc..
x (0), x (8), x (16 x ),.... (56)
u prvom
krugu, x (1), x (9), x (17 x ),....... (57)
u drugom
ciklusu, itd..
tako da ukupno 16 ciklusa.
ja napisao verilog kod za isti za moj projekt
ali kraj gore koristeći gotovo 20-25% od sredstava (većina kojih se konzumiraju flipflops) koje ja ne mogu priuštiti jer tu su i drugi kodovi koji zajedno zauzimaju gotovo 80% FPGA.
tako da postoji način ja mogu iskoristiti distribuira RAM za tu svrhu tako da daju koliko god je to moguće niska iskorištenja Ja sam koristeći spartanski 3 XC3S400 FPGA s 4MHz sat. Može netko pomoć mene sa ovaj?
U mom projektu je faza u kojoj ja dobiti 8 uzoraka od 32 bita po clock cycle
in first
cycle , x( 8 ),x(9),...x(15)
in second
cycle like that)
(recimo x (0), x (1 x ).... (7)
u prvom
krugu, x (8), x (9 x ),... (15)
u drugom
ciklusu kao što je to))
ukupno ja hav 8 set takvih uzoraka (tj. ukupno 64 uzoraka)
and then send them in the order
trebam grupa svih tih 64 uzoraka,
a zatim ih poslati u redin first
cycle , x(1),x(9),x(17),.......x(57)
in second
cycle etc..
x (0), x (8), x (16 x ),.... (56)
u prvom
krugu, x (1), x (9), x (17 x ),....... (57)
u drugom
ciklusu, itd..
tako da ukupno 16 ciklusa.
ja napisao verilog kod za isti za moj projekt
ali kraj gore koristeći gotovo 20-25% od sredstava (većina kojih se konzumiraju flipflops) koje ja ne mogu priuštiti jer tu su i drugi kodovi koji zajedno zauzimaju gotovo 80% FPGA.
tako da postoji način ja mogu iskoristiti distribuira RAM za tu svrhu tako da daju koliko god je to moguće niska iskorištenja Ja sam koristeći spartanski 3 XC3S400 FPGA s 4MHz sat. Može netko pomoć mene sa ovaj?