pretvorbe pitanje

[taoshen]

Mislim da
vhdl ------------------ Verilog

varijabla -----------------> reg

signal ------------------> žica

proces uvijek ------------------->

Svibanj sam u pravu?

 

[nand_gates]

Da su u pravu!
Ja ću dodati slijedeće!

vhdl -------> Verilog
----> signal žica ako radite port mapping ili korištenjem signala izvan procesa
signal ----> reg ako dodjeljuje signala unutar procesa blok

 

[taoshen]

nand_gates:

----> signal žica ako radite port mapping ili korištenjem signala izvan procesa

=================================
Jeste li značenja da se "žica" označava signal da mogu komunicirati među
procesi u jednom entitetu?

 

[nand_gates]

Nvdje je primjer onoga što ja mislim .....

VHDL koda
signal a, b, c: std_logic;

U1: xyz_gate port map (a, b, c);

U2: pqr_gate port map (a, b, c);Prevodi u Verilog

žica A, B, C;

xyz_gate U1 (a, b, c);

pqr_gate U2 (a, b, c);

 

[taoshen]

Možete li mi dati primjer da "ili korištenjem signala izvan proces"?