Prescaler - Što se događa?

M

Mercury

Guest
Bok!
Imam pismeni najjednostavniji mogući VHDL prescaler (Xilinx webpack 5.2, 9500 CPLD).:

entitet prescaler je
Port (
RST: in std_logic;
clk_in: in std_logic;
clk_out: out std_logic
);
prescaler end;arhitektura presc od prescaler je

signal Count: std_logic_vector (9 downto 0);

započeti

p00: Proces (RST, clk_in)
započeti
ako RST ='0 'onda
count <= "0000000000";
elsif clk_in'event i clk_in ='1 'onda
count <= count 1;
kraj ako;
kraju procesa;

clk_out <= count (9);

presc end;

Sada, pogledajte na RTL Schematics.The clk_out ouput nije ni spojen, ali je priznat kao pin.Što se zbiva ovdje?, Može bilo tko ugoditi pomoć?

Srdačan pozdrav
George Mercury

 
JA pravedan kompilirane dizajn prema vašem Synplify 7.3.1.Dodao sam sljedeće retke jer sdt_logic i ' ' operatora potrebno definiciju.library IEEE;
koristiti ieee.std_logic_1164.all;
koristiti IEEE.std_logic_unsigned.all;U RTL pogled, izgleda sve u redu.

TurboPC

 
Žao mi je!On svibanj ne odgovori na Vaše pitanje.Upravo sam shvatio si htio odgovor sa Xilinx webpack 5.2.Nemam ga instaliranog u ovom trenutku.Ne mogu vam pomoći više ...

TurboPC

 

Welcome to EDABoard.com

Sponsor

Back
Top