Post sitea simulacije u Xilinx ISE 10,1

[tariq786]

Bok,
Ja sam radiš cijeli FPGA design flow na AES (Advanced Encryption Standard Core). U simulaciji ponašanja u modelsim utvrde prekid, ali našto ja trčanje post prevesti ili postavljati sitea simulacije u modelsim, ja dobiti 0 na izlaz koji je moj izlaz je uvijek 0.

Zašto je taj slučaj?

Bilo koji ideja?Jesam li pravilno simulacijom?ili trebam učiniti više da simuliraju?
Molimo vas javite mi.

Hvala

Kind Regards

 

[barath_87]

Vidiš li bilo koje vrijeme postavljanja ili držite krssenje popping up na vašem modelsim konzole ...

 

[tariq786]

no ja ne vidim.

 

[thiagu_comp]

Bok,
ček ako SDF upozorenja i greške nisu onemogućen u simulaciji.ako se onemogući,
više nećete vidjeti nikakve greške.