Post sinteza vrijeme pitanja

U

user_asic

Guest
Bok,

Ja sintetizira pomoću DC (TSMC 018 tehnologiji).Našto JA pokušati simulirati sintetizirana netlist sa mojim testbench, nitko od izlaza su ispravni.Izlaz Vrijeme je daleko.Ništa od rezultata u sintetizirali netlist utakmicu ponašanja modela.U modelu ponašanja, izlaz je bio u koracima od 10's (0 10 20 30 40).To jest, neki signal generiran testbench mijenja svaki 10 put jedinica.Sa sintetizirali netlist vrijeme vrijeme je 0 10 15 16 17 19 20 25 27 30 34 35 36 37 39 40 ...).Ne samo da vrijeme ne odgovara, ali očekivani rezultati također su netočne.

Bihevioralna sinteza završava u $ završiti na vrijeme simulacije 410
i post sinteza završava u $ završiti na vrijeme simulacije 41.000

Ima li nešto što sam zaboravio u simulaciji post sinteza?

 
Zadano vrijeme skale se postavlja preko svoje standardne ćelije knjižnice?

 
JA stvarno dont znati.Ja sam samo učenje o svemu tome.Nisam se `vremenske rokove direktivu u moj broj pa ipak.

 
Najbolji način za ispravljanje ovo je kroz valnog oblika.
Ako imate alat kao što je Verdi mogao doći u ruci.Ako ne neki više ručnog rada je potrebno.

To vjerujem da nije nešto što može riješiti putem foruma.

Živjeli,
eChipDesign

 
Imao sam nekih problema previše, kad simulacijom neto post sintezu-liste.Mine je bio jednostavan, ali sam stavio sve korake kako sam učinio za izgradnju i to debug na mojoj stranici.

Svibanj se to može pomoći da:

http://bknpk.no-ip.biz/my_web/IP_STACK/synt_post_ngd_sim.html

 
eChipDesign wrote:

Najbolji način za ispravljanje ovo je kroz valnog oblika.

Ako imate alat kao što je Verdi mogao doći u ruci.
Ako ne neki više ručnog rada je potrebno.To vjerujem da nije nešto što može riješiti putem foruma.Živjeli,

eChipDesign
 
Dobivate li puno vremena provjerite povrede u simulaciji?Morate nas opskrbi s više informacija.Vaša VCS log (kompilacija-time i run-time) pomoglo bi puno.

Jeste li leđa-označavati svoje sdf file?Ako je tako, onda morate pronaći sve svoje multi-flop synchronizers u vašem netlist i onemogućiti ih.Ako niste to učinili, to će izazvati X u simulaciji.Tu je par način možete učiniti.Možete ih onemogućiti korištenjem VCS je lik taj onesposobiti ček vremena na primjer ili urediti datoteku SDF na onim slučajevima i nula od vrijednosti (setup / držite /...).

JA visoko preporučiti Vam prvi učiniti vaš netlist simulacije, bez leđa, sa svim komentarima i vremena za provjeru onemogućiti, a sva vrata odlaganja onemogućiti.U stvari, vi samo radite funkcionalni simulacije na netlist, vrlo sličan na RTL-simulacija.Dakle rezultat bi trebao biti ono što bi dobili u RTL-simulacija.Ako to radi, onda sam sljedeći će omogućiti vrata odlaganja, ali još uvijek bez vremenskog provjerava omogućen To najvjerojatnije znači da trebate promijeniti vremenske rokove jer sada vrata kašnjenje vašeg lib ćelije ps ima rješenje.Ja obično koristite 1ns/1ps rješenje za netlist simulaciju, te bi trebao biti dobar za svoju 'isto.Ako je Vaš netlist s vratima, bez odlaganja simulacije vremena check djela, onda sljedeći bih omogućiti provjeru vremena.Umjesto toga, on samo koristi zadane vrijednosti vremena (setup / čekanje / etc.) U biblioteci stanica, koja nije tako točna kao i one u sdf datoteci, koja je nakon reforme javne uprave.No, to je dobro za ovaj korak.Bilo kad vam omogućiti timing-ček, dobit ćete puno vremena kršenja ako ne onesposobiti vremena provjeriti na sinkro flops.Te potreba za ručno onemogućiti ih.Vi ćete znati gdje se nalaze na trčanje kada simulacije i dobivate hrpa vremena kršenja u vašem VCS dnevnička datoteka.Posljednji korak je natrag prokomentirati tvoj sdf file i ponovo pokrenite simulaciju.

Sljedeće opcije sastaviti-vrijeme čini sljedeće:
nospecify: Onemogući odrediti blok u vratima, što znači da sve vrijeme provjera će biti onemogućen, kao i vrata kašnjenje.
notimingcheck: Onemogući vrijeme provjere jedini.Vi još uvijek imate vrata kašnjenja.

Ja mogu pogledati svoje VCS log file, ako vam se sviđa.

- Hung

 
Hi skyfaye,

Imam izgubljen za drugu.Sdf file?Nemam to.Ja sam koristeći simulaciju sintetizirana netlist i testbench (zajedno s tsmc verilog lib datoteke).

JA htijenje pošta moj varalica klada kad ću dobiti pristup do stroja.Također postoje posebne naredbe moram proći da vcs generiranje prikupljanje i run-time vrijeme dnevnika, ili je to generira prema zadanim postavkama.

Hvala.

 
Hung je napisao sve što je potrebno učiniti.SDF uključuje vrijeme svih vremena luka.Ako želite pokrenuti simulacije vrata razini, te bi trebao osigurati svoje vrijeme (STA) je čisto.Ako nemate SDF ili vrijeme nije čista, onda ne bi trebao koristiti bilo kakve odgode.

 
Trebao sam pročitati vaš naslov više pažljivo.Ako tvoj 'pravedan trčanje vrata simulacija s netlist nakon sinteze, onda nemate sdf file.Po defaultu VCS ne spremiti datoteku zapisnika.Možete dodati "-l <filename>" na kraju svoje VCS naredbe za spremanje izlaz na dnevnička datoteka.

Također, znaš da je bolje to trčanje vrata simulacija s pravom PAR netlist?Ona će imati više precizan Latencije.

- Hung

 
Stvar je u tome što s više satova i sat vratarenje, prelayout simulacije kao što je opisano od strane Hung (nula kašnjenja, bez provjere vremena, itd) ne rade većinu vremena.Možete pokušati da, ali ti svibanj ištanje to oklijevati kasa te imati SDF i čist vremena.

 
Bok,

Ovdje je VCS log datoteka (sintetizirani netlist):
http://pastebin.com/m4dfe7176

Run Time dnevnička datoteka od simv (sintetizirani netlist)
http://pastebin.com/m345b95d7

Run Time dnevnička datoteka od simv (ponašanja netlist)
http://pastebin.com/m131f22e3

 
Vaša sklop je jednostavan dosta tako da ako možete generirati vpd deponij Ja mogu bolje debug pitanje.Ali iz log datoteke, izgleda da vrata kašnjenje je uzrok neslaganje između rezultat simulacija vratima i vaš sim sim RTL.Možete disalbe vrata odgađanja dodati kompajlirati-vrijeme opciju nospecify.

- Hung

 
Hi Hung,

Dodavanje nospecify je izigrati.Hvala!

Tako je to obično situacija kad se koristi # kašnjenje u testbench i trčanje sa sintetizirani kod?

 
Ako je Vaš testbench je učinio pravu, obično, to će raditi bez obzira da li radite RTL-simulacija ili vrata simulacija.Za vaš slučaj, teško je reći što je točno uzrok problema, osim ako pogledate valnog oblika i to debug.

Usput, to je općenito loša ideja da se vaši diskovi testbench X u dizajn na vrijeme 0ns.Initialize ga na neke poznate vrijednosti.On svibanj biti tako jednostavno kao taj.

Također, u vratima sim, zbog kašnjenja vrata, što prate signali se mijenjaju 0, 10, 15, 16, 17, itd. Dok je RTL-sim, jer nema vrata odgode, što prate signali su samo mijenja na svakih 10 ns.To je razlog zašto je izlazna vrata sim je različit onda vaš sim RTL.

- Hung

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top