pomoć!

[dd2001]

Moj test_sm.v je uspješno sintakse i sinteza provjeren u ASIC2.41, međutim, kada sam prisutan RUN, to ne bi stvoriti netlist za mene i generiranje sljedeće pogreške:

@ Ja: "D: \ My_Design \ test_sm.v"
Verilog sintaksa provjeriti uspješan!with name test_sm.v to synthesize

@ E | No komponenta
sa imenom test_sm.v sintetizirati
@ ENDKoristim tutorial.syn dolaze sa ASIC 2,41 i postavljanje stola za vrijeme ograničenje test_sm.v.

koda kao što slijedi:

modul test_sm (sat, reset, in_bit, out_bit);
ulaz sat, reset, in_bit;
izlaz out_bit;
reg [2:0] state_reg, next_state;

parametar start_state = 3'b000;
parametar read_1_zero = 3'b001;
parametar read_1_one = 3'b010;
parametar read_2_zero = 3'b011;
parametar read_2_one = 3'b100;

Uvijek @ (posedge sat ili posedge reset)
if (reset == 1'b1) state_reg <= start_state; drugo state_reg <= next_state;

Uvijek @ (state_reg ili in_bit)
slučaj (state_reg)
/ / start_state:
3'b000:
if (in_bit == 0) next_state <= read_1_zero; ostalo
if (in_bit == 1) next_state <= read_1_one;
else next_state <= start_state;
/ / read_1_zero:
3'b001:
if (in_bit == 0) next_state <= read_2_zero; ostalo
if (in_bit == 1) next_state <= read_1_one;
else next_state <= start_state;
/ / read_2_zero:
3'b011:
if (in_bit == 0) next_state <= read_2_zero; ostalo
if (in_bit == 1) next_state <= read_1_one;
else next_state <= start_state;
/ / read_1_one:
3'b010:
if (in_bit == 0) next_state <= read_1_zero; ostalo
if (in_bit == 1) next_state <= read_2_one;
else next_state <= start_state;
/ / read_2_one:
3'b100:
if (in_bit == 0) next_state <= read_1_zero; ostalo
if (in_bit == 1) next_state <= read_2_one;
else next_state <= start_state;
default: next_state <= start_state;
endcase
dodijeliti out_bit = (((state_reg == read_2_zero) & & (in_bit == 0)) | | ((state_reg == read_2_one) & & (in_bit == 1)))?1: 0;
endmodule

 

[bigrice]

to je u redu
svibanj biti ste zaboravili napraviti projekt za ovaj broj.

 

[dd2001]

bigrice wrote:

to je u redu

svibanj biti ste zaboravili napraviti projekt za ovaj broj.