Pomoć u VHDL koda ....

[jerins]

Hai prijatelj
imam ja pci9054 uređaj želite generirati pisati, čip odaberite signale iz nje ja napisao avhdl kod za to. Ona ne daje bilo kakve pogreške izraslina kompajliranja ali nema signala generira se može bilo koji neki mogu ispraviti moj broj. želim pisati generirati i čip odaberite signale za određene sat rubove i za neke predefinirane trajanja plz pomoć.ja sam dodajući moj VHDL kod ovdje
hvala- MAX plus II VHDL Primjer
- Conversion Funkcija
- Copyright (c) 1994 Altera Corporation

---------------------------------------------
- Modul: PCI9054 sučelje Module
- File: PCI9054_IF.vhd
- Biblioteka: IEEE;
- Opis: PCI9054 sučelje kontroler
- Simulator: MAX plus II / Windows
- Synthesizer:
- Autor: jerins
- Created: 04/12/2008
- Zadnja promjena: 05/12/2008
---------------------------------------------
library IEEE;
korištenje IEEE.STD_LOGIC_1164.ALL;
korištenje IEEE.STD_LOGIC_ARITH.ALL;
korištenje IEEE.STD_LOGIC_UNSIGNED.ALL;
---------------------------------------------

entitet PCI9054_IF je
port (
CLK: in std_logic;
LHOLD: in std_logic;
ADS_N: in std_logic;
LA: u std_logic_vector (1 downto 0);
LHOLDA: out std_logic;
WR_n: out std_logic;
CS: out std_logic;
HNK: inout INTEGER od 0 do 5
);
end;

arhitektura RTL-u je PCI9054_IF
tip je COUNT_TYPE (TRUE, FALSE);
signala TAČKA: COUNT_TYPE;započeti

- Grant za lokalni autobus upit
X1: process (CLK)
započeti
if (CLK'event i CLK = '1 '), tada
ako LHOLD = '1 'then
LHOLDA <= LHOLD;
drugi
LHOLDA <= '0 ';
end if;
end if;
end process X1;

- Clock counter

X2: process (CLK)
započeti
if (ADS_N = '0 '), tada
if (LA = "11"), tada
TAČKA <= TRUE;
drugi
TAČKA <= false;
end if;
end if;
if (count = TRUE) onda
HNK <= HNK 1;
end if;
end process X2;

- generiranje signalaX3: process (CLK)
započeti
if (count = TRUE) onda
CNT je slučaj

kada je 1 =>
CS <= '0 ';
kada 3 =>
WR_n <= '0 ';
kada drugi =>
CS <= '1 ';
WR_n <= '1 ';
end case;
end if;
X3 end process;
RTL end;

 

[radar08]

2: Proces (CLK) --- osjetljiv, ali se davalac ga koristiti u svom procesu.
započeti
if (ADS_N = '0 '), tada
if (LA = "11"), tada
TAČKA <= TRUE;
drugi
TAČKA <= false;
end if;
end if;
if (count = TRUE) onda
HNK <= HNK 1;
end if;
end process X2;

- generiranje signalaX3: process (CLK) --- osjetljiv, ali se davalac ga koristiti u svom procesu.
započeti
if (count = TRUE) onda
CNT je slučaj

kada je 1 =>
CS <= '0 ';
kada 3 =>
WR_n <= '0 ';
kada drugi =>
CS <= '1 ';
WR_n <= '1 ';
end case;
end if;
X3 end process;
RTL end;