[POMOĆ MENE] [VHDL code] CLK plutajući problem

[CyberBoy]

Hi Momački, može bilo tko pomoć mene?
Želim kompajlirati modularne ovog projekta, s synplify sam napraviti sintezu ovaj kod, ali povratak mi UPOZORENJE ...sat i početi jer se ne koristi ...: - / WHY, imam sve potrebne povezan (CLK i početak)

Šifra:library IEEE;

korištenje IEEE.STD_LOGIC_1164.ALL;

korištenje IEEE.STD_LOGIC_ARITH.ALL;

korištenje IEEE.STD_LOGIC_UNSIGNED.ALL;- library work;

- koristiti work.all;- Uncomment slijedeće linije za korištenje izjave koje su

- Predviđeno za instantiating Xilinx primitivno komponente.

- knjižnica UNISIM;

- koristiti UNISIM.VComponents.all;entitet top_cpu1 je

Port (CLK: in std_logic;

početak: in std_logic;

reg_a_out: out std_logic_vector (4 downto 0);

reg_b_out: out std_logic_vector (4 downto 0);

reg_c_out: out std_logic_vector (7 downto 0));

kraj top_cpu1;architecture Behavioral of top_cpu1 jekomponenta ram256x8 je

Generic (bits: INTEGER: = 8;

riječima: INTEGER: = 256);

Port (CLK: in std_logic;

ram_mar: u std_logic_vector (7 downto 0);

ram_in: u std_logic_vector (7 downto 0);

ram_out: out std_logic_vector (7 downto 0);

ram_we: in std_logic);end komponente;komponenta pc_reg je

Port (CLK: in std_logic;

pc_rst: in std_logic;

pc_inc: in std_logic;

pc_out: out std_logic_vector (7 downto 0));

end komponente;komponenta ir_reg je

Port (CLK: in std_logic;

ir_in: u std_logic_vector (7 downto 0);

ir_out: out std_logic_vector (7 downto 0);

ir_we: in std_logic;

ir_rst: in std_logic;

i_out: out std_logic_vector (3 downto 0));

end komponente;komponenta controlUnit je

- Luka (u_inc: in std_logic;

- U_rst: in std_logic;

- CLK: in std_logic

- Pc_inc: out std_logic;

- Ir_we: out std_logic;

- A_we: out std_logic;

- B_we: out std_logic;

- C_we: out std_logic;

- Ar_we: out std_logic;

- AddressB: out std_logic;

- DataB0: out std_logic;

- DataB1: out std_logic);

Port (CLK: in std_logic;

u_inc: in std_logic;

- U_rst: in std_logic;

istr_reg: u std_logic_vector (3 downto 0);

output_rom: out std_logic_vector (10 downto 0));

end komponente;komponenta c_reg je

Port (c_in: u std_logic_vector (4 downto 0);

c_out: out std_logic_vector (7 downto 0);

CLK: in std_logic;

c_we: in std_logic);

end komponente;komponenta data_bus je

Port (sel: in std_logic_vector (1 downto 0);

c_in: u std_logic_vector (7 downto 0);

mbr_in: u std_logic_vector (7 downto 0);

ir_out: out std_logic_vector (7 downto 0);

a_out: out std_logic_vector (7 downto 0);

b_out: out std_logic_vector (7 downto 0);

mbr_out: out std_logic_vector (7 downto 0));

end komponente;komponenta address_bus je

Port (sel: in std_logic;

pc_in: u std_logic_vector (7 downto 0);

ir_in: u std_logic_vector (7 downto 0);

mar: out std_logic_vector (7 downto 0));

end komponente;komponenta b_reg je

Port (b_in: u std_logic_vector (7 downto 0);

b_out: out std_logic_vector (4 downto 0);

CLK: in std_logic;

b_we: in std_logic);

end komponente;

Alu komponenta je

Port (a_input: u std_logic_vector (4 downto 0);

b_input: u std_logic_vector (4 downto 0);

c_output: out std_logic_vector (4 downto 0));

end komponente;komponenta a_reg je

Port (a_in: u std_logic_vector (7 downto 0);

a_out: out std_logic_vector (4 downto 0);

CLK: in std_logic;

a_we: in std_logic);

end komponente;signala clk1, net1, NET2, NET3, NET4, NET5, NET6, NET7, NET8, NET9, NET10, NET11, NET12: std_logic;

signala BUS8_1, BUS8_2, BUS8_3, BUS8_4, BUS8_5, BUS8_6, BUS8_11, BUS8_12, BUS8_13: std_logic_vector (7 downto 0);

signala BUS5_4, BUS5_5, BUS5_6: std_logic_vector (4 downto 0);

signala BUS4: std_logic_vector (3 downto 0);

signala BUS2_1: std_logic_vector (1 downto 0);
započeticlk1 <= CLK I start;

BUS2_1 <= NET10 & NET11;

NET12 <= '1 ';U1: pc_reg PORT MAP (CLK => clk1, pc_rst => net1, pc_inc => NET3, pc_out => BUS8_1);

U2: ir_reg PORT MAP (CLK => clk1, ir_in => BUS8_4, ir_out => BUS8_2, ir_we => NET4, ir_rst => NET2, i_out => BUS4);

U3: controlUnit PORT MAP (CLK => clk1, u_inc => NET12, istr_reg => BUS4, output_rom (10) => net1, output_rom (9) => NET2, output_rom (8) => NET3, output_rom (7) = > NET4, output_rom (6) => NET5, output_rom (5) => NET6, output_rom (4) => NET7, output_rom (3) => NET8, output_rom (2) => NET9, output_rom (1) => NET10 , output_rom (0) => NET11);

U4: alu PORT MAP (a_input => BUS5_4, b_input => BUS5_5, c_output => BUS5_6);

U7: a_reg PORT MAP (a_in => BUS8_12, a_out => BUS5_4, CLK => clk1, a_we => NET5);

U6: b_reg PORT MAP (b_in => BUS8_13, b_out => BUS5_5, CLK => clk1, b_we => NET6);

U5: c_reg PORT MAP (c_in => BUS5_6, c_out => BUS8_11, CLK => clk1, c_we => NET7);

U8: ram256x8 PORT MAP (CLK => clk1, ram_mar => BUS8_3, ram_in => BUS8_5, ram_out => BUS8_6, ram_we => NET8);

U9: address_bus PORT MAP (sel => NET9, pc_in => BUS8_1, ir_in => BUS8_2 ožu => BUS8_3);

U10: data_bus PORT MAP (sel => BUS2_1, c_in => BUS8_11, mbr_in => BUS8_6, ir_out => BUS8_4, a_out => BUS8_12, b_out => BUS8_13, mbr_out => BUS8_5);
end Behavioral;

 

[in]

entitet top_cpu1 je
Port (CLK: in std_logic;
početak: in std_logic;
reg_a_out: out std_logic_vector (4 downto 0);
reg_b_out: out std_logic_vector (4 downto 0);
reg_c_out: out std_logic_vector (7 downto 0));
kraj top_cpu1;Jeste li sigurni syntex ste napisali
I'm learning VHDL-AMS
smo za pisanje
"Kraj entitet --------"

 

[CyberBoy]

ne ..to nije problem ..Ja sam ga promijeniti ..ali imam isti problem ...

 

[povra]

CyberBoy wrote:

U VHDL projekt s TOP osjećaju, mogu imati samo input_top bez izlaza?HvalaMislim da je to moj problem ...

 

[CyberBoy]

Imate resoned ... problem je kojega nema izlaz na ...Znate li ako je moguće u Xilinx XST ili Synplify ...Onemogućite ovaj optimizacija?

hvala

 

[povra]

Ja sam gledao na Xilinx web stranicu, ali nije ga naći.Sjećam KARTA opciju kako bi se izbjeglo optimizaciji neiskorišteni logika.Trebate oboje Xilinx MAP / PAR opcije i sinteza alat opcije kako bi se izbjeglo gubljenje svih logika u jednom od koraka implementacije.

Taj 'zašto JA preporučiti XOR rješenje, koje je lakše jer sinteza alat ne može ga optimizirati daleko više bez obzira što su opcije.

Xilinx također se preporučuje u Record 16.493 Odgovor:

Quote:

Da biste zaobišli taj problem, Xilinx preporučuje stvaranje pseudo-izlaz i ulaz za povezivanje izlaz u svoj dizajn.
Ovo rješenje sprečava alat iz izravnavanje unosa pin, a ulaz će biti zaključan na željeni pin.
Ako obrubljen broj inputa, možete jednostavno stvoriti bilo kombinatorne logike funkcija pomoću ulazi u pitanje i to put do lažan output pin.
Kada je kompletan dizajn, dummy izlaz može se ukloniti sa Vašeg dizajna.