pojašnjenje

P

pavanvkulkarni

Guest
zdravo,
Imam copule od objašnjenja pitati:
1) Kada smo vidjeli RTL-shematski pojedine implementacije što da očekujemo? ..je ponašanje bolje kodiranje ili strukturalne kodiranja bolje u smislu kako minimalne RTL shematski izgleda ....Idealno bi bilo ja mislim strukturnih implementacija treba mi dati jednostavniji hardver u odnosu na ponašanje, ali sam otkrio da je obrnuto u praksi ....Molim ispravite me ako sam u krivu

2) Postoji li neki način da biste vidjeli vrata razini shematski u Xilinx alat ....Ja trenutno radim sa ISE 7.1i .....Također je tu bilo koje odredbe za prikaz "kritični put" u mom provedbi .....odnosno: put koji dovodi najveće kašnjenje u provedbi.

3) smo pisali kod .. (prilično velik ... oko 2000 linija) i ona debugiran prikladno dok smo da simulacija ponašanja i Post mjesto i put simulacijski rezultati utakmica (pomoću Modelsim )....ali unatoč tome nalazimo da je, nakon preuzimanja na FPGA nismo u mogućnosti da biste dobili željene rezultate ......
Imate li sugestija kako da o tome sada ići ??...
Hvala,

Pavan

 

Welcome to EDABoard.com

Sponsor

Back
Top