podijeliti sa 5 counter dizajn

[Amira]

Zdravo,

Trebam dizajn podijeliti po 5 counter.Moje pitanje je, ako sam dizajn s 3 brojač mreškanje fazi, koja će se podijeliti za 5 counter?

Hvala
Last edited by Amira on 28 rujan 2006 17:27, edited 1 time in total

 

[Iouri]

ne.Možda ćete morati razmišljati o državi stroj, isto tako imajte na umu, trebat će vam barem dva procesora i drugi proces treba biti aktivan na negativne rubu sata (uz pretpostavku Prvi proces dobiva aktivan na ustajanje rubu clokc)--- Nedostatak

 

[Amira]

Thanks for your reply.What misliš by 2 procesa?2 filp flops?Koliko bistabile mi je potrebno za podijeliti sa 5?2 ili 3?

Može bilo tko molim vas dajte mi neke linkove gdje ću dobiti ideje podjele po 5 counter.Trebam osvježiti koncept.

Ugoditi pomoć.

 

[ankit12345]

Ima oko 6 r rješenja i izvedenih dugo leđa za ovu vrstu ckt.We ok, mogu koristiti nagative i positve rubova u dva prosess i design.we mogu koristiti CLK države i process.Propagate CLK izveden do polovice ciklusa ... itd

 

[Amira]

Pozdrav ankit12345,

može bilo tko ugoditi davati mene schemetic za podijeliti po 5 counter pomoću t filp flops.Ugoditi pomoć.JA stvarno potreba za shvatiti koncept prvi.

Hvala

 

[keano]

Bok,

Što je "podijeliti po 5 counter"?Da li je to šestar?
Molim objasnite mi svoje ponašanje.

Hvala

 

[mpkp123]

To znači deviding sat po 5.
Pa nije moguće da je dizajn jednostavno koristeći tri bistabile neke druge circuitary također je potrebno da ide za negativne faze također.

 

[s0shinde]

Pozdrav Almira,
Imam privržen riječi dokument objašnjavajući podjelu po 5 counter dizajn.Za više clearity, možete se uputiti na link:

http://www.ece.stevens-tech.edu/ ~ bmcnair/SwTh-Sum04/quiz4-with-answers.pdf # search =% 22divide% 20by% 205% 20counter% 22
Žao nam je, ali morate prijaviti kako biste vidjeli ovaj privitak

 

[nand_gates]

Ovdje ide kod za podijeliti po 5 koristeći t_ffs.
Uzdanica ovaj pomoć!

Šifra:

modul div5 (

/ / Izlazi

clk_by_5,

/ / Ulazi

CLK, reset_n

);

CLK ulaz;

ulaz reset_n;

izlaz clk_by_5;

žica Q0, q1, q2, q_n0, q_n1, q_n2;

žica T0 = q_n2;

žica T1 = Q0;

žice T2 = (Q0 & Q1) | Q2;dodijeliti clk_by_5 = q1;

t_ff t_ff0 (CLK, reset_n, T0, Q0, q_n0);

t_ff t_ff1 (CLK, reset_n, T1, q1, q_n1);

t_ff t_ff2 (CLK, reset_n, T2, q2, q_n2);endmodulemodul t_ff (CLK, reset_n, t, q, q_n);

CLK ulaz, reset_n, t;

izlaz q, q_n;

reg. q, q_n;Uvijek @ (posedge CLK ili negedge reset_n) počinju

if (! reset_n) počinju

q <= 0;

q_n <= 1;

end else begin

if (t) begin

q <= ~ q;

q_n <= ~ q_n;

kraj

kraj

kraj

endmodule

 

[nand_gates]

Ovdje ide jednostavan testbench.

Šifra:

modul test ();

reg CLK;

reg reset_n;

žica clk_by_5;div5 div5 (

/ / Izlazi

. clk_by_5 (clk_by_5),

/ / Ulazi

. CLK (CLK),

. reset_n (reset_n));

početna begin

$ monitor ($ vrijeme, "CLK =% reset_n b = b% clk_by_5 =% b count =% d", CLK, reset_n, clk_by_5, (div5.q2, div5.q1, div5.q0));

$ dumpfile ( "wave.vcd");

$ dumpvars ();

/ / $ Shm_open ( ". / Valni oblik");

/ / $ Shm_probe (test, "AS");

CLK = 0; reset_n = 0;

# 33 reset_n = 1;

# 1000 $ završiti;

kraj

Uvijek # 5 CLK = ~ CLK;

endmodule