Please, help pokušavaju naći dizajn za to ......

[Mr Anderson]

...... ovo je koncept rada za krug sam loooking za ..... JA pokušao provesti sklopke s nekim različitim PMOS konfiguracije, ali to je ne posao.Imao sam problema s opterećenjem na razini napona (donja THN i očekuje) daje 2. izvora napajanja, baterije i vanjskog napona.Zapravo je teret unosu 3.3V regulator napona čip.Svatko tko zna bilo sklopa ili čip dobiti istu operaciju?

 

[Kral]

Postoji nekoliko stvari koje treba razmotriti:
1
Gate-source veličine napona mora biti veća od ocijenjeno VGS (o) rejting FET.Iznos koji morate prelaziti VGS (o) ocjena je približno jednaka: DeltaV = Iload / GFS-a, gdje je GFS minimumum ocijenjeno naprijed transconductance od FET.Primjer:
.VGS (o) =-2V
.Iload = 10 ampera
.GFS = 5
Tada
.VGS mora biti barem -2 - 10 / 5 =-4V.
2
Zasićenja struja (struja, gdje odvod struje vs VGS poravnava krivulju out) mora biti veća od maksimalno strujno opterećenje.Look at the data sheet krivulje utvrditi ovo.
3
Budući da radite s pozitivnim izvor napona i opterećenja, bilo bi lakše dizajn komutacijski sklop koji koristi NMOS FETs.Na taj način VGS za "On" država bi biti pozitivan.
Pozdravi,
JonAdded after 1 minuteostoji nekoliko stvari koje treba razmotriti:
1
Gate-source veličine napona mora biti veća od ocijenjeno VGS (o) rejting FET.Iznos koji morate prelaziti VGS (o) ocjena je približno jednaka: DeltaV = Iload / GFS-a, gdje je GFS minimumum ocijenjeno naprijed transconductance od FET.Primjer:
.VGS (o) =-2V
.Iload = 10 ampera
.GFS = 5
Tada
.VGS mora biti barem -2 - 10/50 =-4V.
2
Zasićenja struja (struja, gdje odvod struje vs VGS poravnava out) mora biti veća od maksimalno strujno opterećenje.
.
Budući da radite s pozitivnim izvor napona i opterećenja, bilo bi lakše dizajn komutacijski sklop koji koristi NMOS FETs.Na taj način VGS bi biti pozitivan.
Pozdravi,
Jon