Y
yourcheers
Guest
Bok, imam pitanje u vezi signala snage u Verilog. Kad sam prisiliti signal na određenoj hijerarhiji vidim da je signal vrijednost prenosi natrag riječi također. Kako mogu kontrolirati to? Na primjer: Modul instantiates Modul B i C. Izlazna modula B je spojen na ulaz od modula C. Kad sam prisiliti vrijednost na modulu C ulaz, vidim da se vrijednost ogleda se u modulu B također. Zbog takvog ponašanja neke tvrdnje su dobivanje pokrenuo u modulu B, želim to izbjegli, Bilo koji sugestija??? Hvala, Chiranjeevi