PFD i CP pitanje

F

frankiebai

Guest
Ja dizajniran Phase-Frekvencija-Detektor i Charge-pumpe, kao blokove PLL.
A ono što sam trebala izmjeriti parametre ove dva bloka?
Neslaganje u IUP i IDN i stabilnost CP?
I više?

O trenutnom neslaganje, što Metodije JA bi trebao koristiti?
Metodije JA iskorišten je za povezivanje DC napon izvora s CP izlaz, te čine dc zamah tog izvora od 0 do VDD kada je samo IUP i IDN radi, je li pravo?

 
frankiebai wrote:

Ja dizajniran Phase-Frekvencija-Detektor i Charge-pumpe, kao blokove PLL.

A ono što sam trebala izmjeriti parametre ove dva bloka?

Neslaganje u IUP i IDN i stabilnost CP?

I više?O trenutnom neslaganje, što Metodije JA bi trebao koristiti?

Metodije JA iskorišten je za povezivanje DC napon izvora s CP izlaz, te čine dc zamah tog izvora od 0 do VDD kada je samo IUP i IDN radi, je li pravo?
 
Bok, jecyhale,
Hvala!
Možete li mi reći kako to simulirati glith CP switchs kada on / off?
Moja referenca je frekvencija 1MHZ, a ja pulsni izvor sa razdoblju je 1US,
dužnost ciklus je 50%, a gore i DN izvor imaju 50ns razlika u vremenu domena, rezultat je da se samo IUP ili IDN radi u 50ns, Je li ova metoda pravo?
jecyhale wrote:frankiebai wrote:

Ja dizajniran Phase-Frekvencija-Detektor i Charge-pumpe, kao blokove PLL.

A ono što sam trebala izmjeriti parametre ove dva bloka?

Neslaganje u IUP i IDN i stabilnost CP?

I više?O trenutnom neslaganje, što Metodije JA bi trebao koristiti?

Metodije JA iskorišten je za povezivanje DC napon izvora s CP izlaz, te čine dc zamah tog izvora od 0 do VDD kada je samo IUP i IDN radi, je li pravo?
 
Molimo Vas da pojasnite ako je za vrijeme simulacije za tekuće neslaganje samo jedan (UP? DN) ili obje su aktivne

 
frankiebai wrote:

Bok, jecyhale,

Hvala!

Možete li mi reći kako to simulirati glith CP switchs kada on / off?

Moja referenca je frekvencija 1MHZ, a ja pulsni izvor sa razdoblju je 1US,

dužnost ciklus je 50%, a gore i DN izvor imaju 50ns razlika u vremenu domena, rezultat je da se samo IUP ili IDN radi u 50ns, Je li ova metoda pravo?jecyhale wrote:frankiebai wrote:

Ja dizajniran Phase-Frekvencija-Detektor i Charge-pumpe, kao blokove PLL.

A ono što sam trebala izmjeriti parametre ove dva bloka?

Neslaganje u IUP i IDN i stabilnost CP?

I više?O trenutnom neslaganje, što Metodije JA bi trebao koristiti?

Metodije JA iskorišten je za povezivanje DC napon izvora s CP izlaz, te čine dc zamah tog izvora od 0 do VDD kada je samo IUP i IDN radi, je li pravo?
 
frankiebai wrote:

Bok, jecyhale,

Hvala!

Možete li mi reći kako to simulirati glith CP switchs kada on / off?

Moja referenca je frekvencija 1MHZ, a ja pulsni izvor sa razdoblju je 1US,

dužnost ciklus je 50%, a gore i DN izvor imaju 50ns razlika u vremenu domena, rezultat je da se samo IUP ili IDN radi u 50ns, Je li ova metoda pravo?jecyhale wrote:frankiebai wrote:

Ja dizajniran Phase-Frekvencija-Detektor i Charge-pumpe, kao blokove PLL.

A ono što sam trebala izmjeriti parametre ove dva bloka?

Neslaganje u IUP i IDN i stabilnost CP?

I više?O trenutnom neslaganje, što Metodije JA bi trebao koristiti?

Metodije JA iskorišten je za povezivanje DC napon izvora s CP izlaz, te čine dc zamah tog izvora od 0 do VDD kada je samo IUP i IDN radi, je li pravo?
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top