Output Delay problem za 32 bitni izlaz ( 50 bodova za sol)

[khamitkar.ravikant]

Dragi svi
uzimajući im izlaz iz kriptografskih sustava u 32 bita fromat i na kraju pomoću 32 bitnog registrirati im uzimajući izlazom.
ali problem je u tome što se na svaki sat flip-skljokati za registraciju u različitim doseže put da je ukošenje problem zbog kašnjenja i izlazni 1.5ns varira za oko, a zatim stablize.Pa što ja mogu učiniti kako bi se izbjeglo takvo ponašanje u
moj sistem tako da ja mogu dobiti izlazni stabilan.
priložen kao valni oblik pokazuje izlazna varira u skladu sa satom
tako da Vas molimo da netko pomoć mene vanjska strana.
Žao nam je, ali morate prijaviti da biste vidjeli u ovom prilogu

 

[j_andr]

khamitkar.ravikant wrote:

/.../ problem je u tome što se na svaki sat flip-skljokati za registraciju

dostiže u različitim ukošenje put da je problem zbog kašnjenja i

izlaz za 1.5ns varira oko /.../

 

[khamitkar.ravikant]

hvala za odgovor što im rade na tom problemu im sigurno ću dobiti rješenje i ur pomoć previše je također vrijedi tako će relpy, čim je dobio rješenje ok
.

 

[BlackOps]

što možete učiniti je da dodate završnoj fazi D flip-flops, da bi registracija izlaznog signala.na taj način ćete dobiti sve vaše elemente sinkronizirani.

ne treba na silu yourse ISE ili ništa ...jednostavno dodajte ih u VHDL koda Vašeg dizajna.

možete koristiti generirajte izjava i instantiate 32 FDR flip-flops, ili možete konstruirati vlastiti D flip-skljokati i čine ga da se širina signala reći ... .. 32onda one instantiate flip-flops u završnoj fazi svojeg dizajna prije slanja one signale iz čip ..

Ovdje je kod za prilagodljive flip-ćuška
Code:entitet je dff

generic (

širina: integer: = 32

);

port (sat: in std_logic;

ckena: in std_logic;

reset: in std_logic;

d: u std_logic_vector (0 do širine-1);

q: out std_logic_vector (0 do širine-1);

dff end;arhitektura ponassanje dffn je

započeti

proces (sat, reset)

započeti

if (reset ='1 ') onda

Q <= (drugi =>'0 ');

clock'event i sat ='1 '

if (ckena ='1 ') onda

q <= d;

kraj ako;

kraj ako;

kraju procesa;

kraj ponašanje;

 

[Actel_FAE]

Što vi planirate učiniti s dizajnom?..Jeste li pokušao preuzimajući datoteku programa na brodu i provjeru za operaciju?...

Pokušajte pomoću gloal resursa .... nisko izvitopereni pravci!

 

[Asif2008]

u redu

 

[khamitkar.ravikant]

postoji značajan napredak u rezultatima kao što sam stavio ctout u IOB dio i uesd PACE alate za isto mjesto.
Rezultati su poboljšani od 1.8ns da 1.0ns da je poboljšanje 800ps.uređaja i ja sam koristeći ovaj put je spartanski 3e 1600 fg320-4 pa ako je moguće pustiti mene znati kako mogu dodatno poboljšati učinkovitost izlazom.

 

[galt_roark]

pokussavaju upiše "Offset OUT nakon" prinuda na autobus