o pipelined ADC, ergent

[lhlbluesky]

imam dizajniran za 10bit ADC 1.5bit po pozornici, ali kad sam ga simulirati, ja naći taj output MDAC (iz druge faze) Utvrđuje vrlo polako, a kada sam simulirati svakoj fazi odvojeno, nema problem.what 's mogući razlog?
osim toga, kako se odlučuje sposobnost vožnje generator takta? i kako bi se poboljšala sposobnost vožnje generator takta? koristim kaskadna Inverteri s povećanjem W / L, je li to u redu? poboljšati sposobnost vožnje, mogu povećati broj kaskadna Inverteri?
pls pomoć mene.

 

[rfsystem]

Ima prepletanje u uzorku / radix rad između sukcesivnih faza?Inače naseljavanje ide kroz rupu cjevovod.

Ili je referenca ćelije opterećen i sve par cjevovoda stanice zajedno?

 

[lhlbluesky]

bilo koji drugi savjet, pls?

 

[jeffsky520]

hi molimo opišite detaljno svoje pitanje,
anyway, mislim, možda postoji problem u OP-AMP kapacitet u vožnji i vremena.

 

[ljy4468]

kada ste simulirati svaka država zasebno, te je rekao da je u redu.
Zatim, Jeste li simulirati svakoj fazi odvojeno po uzoru opterećenja kondenzatora?
kondenzator kao komparator kapu, uzorkovanje kapa, kapa prekidač ...u sljedeću fazu.

A možete izračunati cijela prebaciti na vratima kapacitet za cijelu pozornicu.A možete koristiti sat gen sa inverter s adekvatnim buffer veličine.

Pozdravi.

 

[lhlbluesky]

hvala za sve odgovor.
što je za pravilnu veličinu transgate? 3 / 1 za nmos je u redu?
osim toga, ja koristiti napon referenca za generiranje tri reference za moje ADC, i ne mogu naći da su se tri referentne napone Utvrđuje polako (oko pola sata na snazi faza phi1 i phi2), ja misliti možda je to problem, ali kad sam povećanje GBW za tampon od tri referentnih signala (napona referenca: otpornik za vodu slijede tri buffers), to poboljšava malo samo, kako poboljšati naseljavanje referenca napona?
pls popuštanje mene neki advice.thanks opet.