O formalnost

[varkylin]

hi all
imamo blok, kod je:
-------------------------------------------------- ---------------
modul top (..);
ulaz mem_out;
.
.
.
float_mem float_mem (
. mclk (mclk),
. mem_out (mem_out),
.
.
);

endmodule

modul float_mem ();

izlaz mem_out;

endmodule
-------------------------------------------------- -------------------
i mi napraviti pogrešku.mem_out signal je izlazni signal
float_mem, ali u vrhu modula, kao i signal je ulazni signal.
i mi sintetizirati, greška nije pronađen.Slično tome, ne formalnost.
utakmicu HDL kod sa sintetizirani kod.
Sad, imam pitanje, ako mi može naći problem kada ne formalnost.
i kako to konfiguracijski alat za formalnost.
puno ti hvala

 

[varkylin]

Da li itko zna?plz popuštanje mene savjet.3x